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系統時鐘優化可以提升系統的性能，但也頗具挑戰性。為模數轉換器設計抖動為350飛秒（fs）的編碼電路是相對容易的，但這是否能夠滿足當今的高速需求？例如，測試AD9446-100¹（16 bit 100 MHz ADC）時，在Nyquist區使用100 MHz的采樣時鐘頻率，350 fs的抖動將使信噪比（SNR）下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號測試相同的設備，SNR下降可達10 dB。為了將時鐘抖動減少到100 fs或更少，設計者需要理解時鐘抖動來自哪里，以及ADC能夠允許多大的抖動。如果在電路設計完成后才發現時鐘電路性能受抖動的限制，并且在設計階段中本可以很容易地避免該問題發生，這時已經太晚了。

在這里我們將討論相關的時鐘參數和方法以實現高速轉換器預期的性能，為此要用到一些技術訣竅和經驗。首先從典型的ADC時鐘方案開始，如圖1中所示，我們將焦點放在信號鏈路中每一級的可用于優化時鐘的技術，并且指明一些應避免使用的常用技術。

圖1. 典型的時鐘信號鏈路

什么是抖動？?
抖動是系統時鐘電路設計中最重要的參數，因此了解某些基礎知識并且理解術語的含義是十分重要的。許多技術文獻描述了關于抖動的十分精確的數學模型，但是設計性能優良的轉換器并非全部取決于精確的抖動描述。設計人員必須理解抖動如何進入系統以及如何使抖動的影響最小。

抖動是時鐘邊沿的位置變化，這將產生定時誤差，直接導致轉換幅度精度的誤差（圖2a）。模擬輸入頻率的增加導致輸入信號的斜率增加，這將使轉換誤差放大（圖2b）。應當注意，轉換誤差的度量是相對的，10 bit器件0.5 LSB（最低有效位）的轉換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動變得更加引人注意。

圖2. 轉換誤差是時鐘抖動和模擬輸入頻率的函數

直觀上看，它們之間的關系是非常明顯的，因此工程師可以通過分析ADC性能和編碼時鐘抖動之間的關系，最終確定可接受的抖動量。式1定義了理想ADC（具有無窮大分辨率）SNR（dB）與頻率的關系，而式2定義了N（10、12、14或16）bit理想ADC的SNR（dB）。

?（1） 參看圖3的斜線

?（2） 參看圖3的水平線

圖3是由這兩個公式畫出的曲線圖。用戶可以在曲線交點處確定給定模擬輸入信號頻率時可容忍的總時鐘抖動量。在低頻下，精度受到轉換器分辨率的限制。然而，隨著輸入信號頻率的增加，在大于某個頻點之后，ADC的性能將受控于系統的總時鐘抖動。位于該頻點左側的輸入信號頻率，無須考慮小抖動的問題。

圖3. 理想ADC的SNR vs. 模擬輸入信號頻率和抖動

然而，如果信號頻率在該頻點附近或者在其右側，則必須降低頻率或分辨率，或者必須提高抖動指標。因此，抖動越大，SNR性能受控于時鐘系統抖動的頻點就越低。

例如，如果使用具有350 fs抖動的時鐘測試14 bit ADC，為了避免性能下降，輸入信號頻率必須低于35 MHz（14 bit水平線與350 fs斜線的交點）。如果抖動為100 fs，則輸入信號頻率可以達到125 MHz。

實際上，當模擬測試頻率接近交點時，使用該一階近似的簡化模型便喪失了有效性。為了全面地理解時鐘抖動對ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻9）。

?（3）

其中?
SNR=信噪比（dB）?
fa=滿刻度正弦波的模擬輸入頻率?
tj rms=內部ADC抖動和外部時鐘抖動的組合rms抖動?
ε=ADC的平均差分非線性（DNL）（LSB）?
N=ADC的分辨率（bit）?
V_{NOISE rms}=ADC的有效輸入噪聲?
如果tj rms=0，ε=0并且V_{NOISE rms}=0，則上面的公式變為我們所熟悉的?
SNR=6.02N+1.76dB

例如，假設ADC具有0.5 LSB的量化噪聲，并且在測試時模擬輸入幅度比滿刻度低0.5 dB。圖4結合了式2和式3，相比于簡化模型，編碼時鐘抖動將在更低的頻率處影響SNR性能。

圖4. SNR是模擬輸入頻率、時鐘抖動和量化噪聲的函數

前面的示例中，模擬輸入信號頻率接近35 MHz時，具有350 fs抖動的時鐘不會影響14 bit ADC的SNR。但是在考慮量化噪聲、輸入信號頻率和輸入幅度的影響后，10 MHz的信號頻率就應被注意。同樣地，抖動為100 fs的時鐘會在低于100 MHz的頻率下引起SNR的下降。

消除抖動?
在回顧有關抖動的基礎知識之后，我們將考慮抖動的源。能夠使得ADC時鐘沿變換的任何因素都將引入或影響抖動。這些因素包括串擾、EMI（電磁干擾）、地效應和電源噪聲。

串擾引起的抖動可以出現在任意兩條相鄰的走線上。如果一條走線承載信號，而附近的平行走線承載變化的電流，則信號走線中會感生電壓。如果該信號是時鐘信號，則時鐘邊沿發生點的時刻將發生變化。

EMI輻射引發敏感信號走線上的抖動。EMI由開關電源、高壓輸電線、RF信號和其他類似的源產生。與串擾類似，EMI通過電磁耦合調整了信號或時鐘的時序。

圖5說明了電磁干擾對SNR的影響。藍色曲線表示AD9446基線SNR vs. 頻率的關系，其中AD9446使用外部時鐘和線性電源。時鐘未以任何方式連接到評估板。紅色曲線給出了將相同的時鐘電路固定或焊接到評估板后出現的性能下降，其中時鐘電路由開關電源供電。綠色曲線給出了，如果對電源噪聲進行濾波，則可以顯著改善轉換器的性能。

圖5. 轉換器性能 vs. 振蕩器電源配置和頻率

由開關電流或者不適當的接地引起的地彈也可能帶來抖動。當許多門電路同時切換時，開關電流會變大。這可能在電源平面和地平面上產生電流尖峰，使時鐘電路的閾值電壓或模擬輸入信號的電平移位。例如：?
考慮PCB走線和接收門電路的輸入端，門電路輸出會具有10 pF的負載。當門電路切換時，10 mA的動態電流流入或流出每個輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門電路的典型擺率（I=C?dV/dt）。] 因此，如果12個門電路同時切換，則動態電流可能累積達到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個引腳是接地的。由引線電阻引起的瞬時壓降（跳動）將影響所有以該引線作為參考地的電路。

為了減少這些源引起的抖動，應使用良好的布線和適當的電路布局。重要的一點是將模擬電路和數字電路限制在其各自的區域中。為確保良好的隔離，每個電路層都應遵循該原則。理解回流如何相對于源來流動以及如何避免模擬和數字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時鐘走線遠離其他電路和走線，以免受到這些電路和走線的影響。

改善抖動意味著改善擺率?
前面已討論了抖動的基礎知識及其可能帶來的影響，現在的問題是：如何改進系統時鐘或時鐘電路以減少抖動？

回顧之前的討論，當抖動出現在轉換過程或者時鐘的閾值周期中時，抖動或噪聲僅能破壞ADC的時序，如圖6中所示。通過增加擺率使該邊沿（并且因此使閾值周期）更快，將會使閾值周期中可能出現噪聲的時間量變小，并使引入系統中的rms（均方根）抖動量變小。

圖6. 差分時鐘的閾值/轉換區域的放大示圖

應當注意，擺率的增加不會影響原始信號質量，僅會影響通過閾值區域的轉換時間。為了證實這一點，參考圖2b。應當注意，信號擺動越快，在轉換區域中花費的時間就越少。圖7說明了抖動和擺率之間成反比。與前面的示例結合考慮，對于12 bit ADC，輸入信號為70 MHz時抖動最少為100 fs rms，對應擺率為1V/ns。

圖7. RMS抖動 vs. 擺率

因此，使抖動最小意味著提高時鐘邊沿的擺率。一種實現方法是改進時鐘源。圖8在模擬輸入頻率范圍上比較了用作ADI最高性能ADC（16 bit 80 MSPS AD9446）時鐘源的多個不同的商用振蕩器。

圖8. 振蕩器的選擇影響AD9446-80的性能

典型地，通用高性能時鐘振蕩器用于評估Analog Devices ADC實現的基線性能（藍色線）。并非所有該高速轉換器的用戶均能夠承受高性能溫控低抖動振蕩器所需的成本和空間，但是有些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可接受的性能。圖8示出了一些成本可接受的器件的性能。

重要的是，由于振蕩器的銷售商不會使用相同的方法描述或測量抖動，因此在選擇商用振蕩器時應格外注意。確定哪種振蕩器最適用于具體應用的實用方法是，直接在系統中使用數種振蕩器并對其進行測試。這可以對性能進行預測（假設振蕩器銷售商保持合理的質量控制標準）。更好的方法是聯系振蕩器的制造商以獲得抖動或相位噪聲數據，并且獲得有關如何最佳地連接該器件的建議。不正確地連接振蕩器可能會使轉換器的無雜散動態范圍（SFDR）惡化。

進一步的改進?
如果價格和性能雙優的振蕩器仍不足以滿足要求，可以考慮使用分頻和/或濾波。式4描述了正弦波振蕩器的輸出：

?（4）

兩個參數將影響擺率，即信號頻率（f）和幅度（A）。任一參數的增加都將使擺率增加并且將系統時鐘抖動減少到更加理想的數值。通常增加時鐘頻率更加容易，我們可以使用時鐘分配電路產生所需的轉換器時鐘速率，并且將其饋送到系統時鐘樹的其他部分。

分頻器在電路元件和電源需求方面將增加成本，并且還將增加抖動。添加到時鐘信號鏈路的每個有源元件都將增加總抖動。

?（5）

在使用分頻器時，必須考慮所有相關的參數。ADI的典型分頻器產品是AD951x系列，僅使抖動增加約250 fs。除了內建的分頻功能以外，AD951x還擁有諸如時鐘分配和占空比控制的功能。

值得注意的是，盡管時鐘分頻器增加了總的抖動，但是由于其使頻率降低，因此它們的輸出抖動在輸出周期中僅占很少的部分，并且引入更小的誤差。例如，如果鏈路中100 MHz的時鐘源和其他部件貢獻了800 fs的抖動（約為10 ns周期的12.5%），如果時鐘分頻器將頻率降低到10 MHz，此時分頻器引入250 fs的抖動，所得到的總抖動為840 fs，小于100 ns輸出周期的1%。

由式5可看出，最大的抖動貢獻者確定總抖動，因此時鐘源的最大抖動不應超過最大抖動貢獻者的三分之一，但是沒有必要比其少很多。實際的選擇取決于應用的性能要求，諸如給定頻率范圍上的SNR、所使用的系統元件的特性以及尺寸和成本的限制。

減少相位噪聲?
如式5指出的，總抖動是來自時鐘電路的抖動以及時鐘源和其他插入元件抖動的平方和的平方根（RSS）。因此，如果分頻器電路由噪聲特別大的時鐘源驅動，由于式5主要由最大的抖動項確定，因此分頻器電路的作用不會體現出來。在該情況下，可以考慮在時鐘源和分頻電路之間使用無源窄帶濾波器。

為了說明濾波的優點，考慮具有800 fs抖動的時鐘源。如果時鐘分頻電路放置在時鐘源和轉換器之間，即使分頻電路性能很好，抖動也僅能減少到約500 fs。但如果在時鐘源和分頻電路之間放置5% LC帶通濾波器，就可以將抖動減少到250 fs（參看圖9）。

圖9. 利用時鐘分頻和濾波減少抖動

為了理解濾波器如何改善正弦時鐘源的抖動，可以在頻域中來探討抖動并利用相位噪聲圖估計抖動值。盡管計算過程是簡單的，并且提供了很好的比較方法，但是其并未考慮諸如擺率的非線性因素。因此，該模型所預測的抖動常常比實際抖動大。

如圖10所示，將相位噪聲圖劃分為數個頻率區域，并且對每個區域的噪聲功率進行積分。這可以確定每個區域貢獻的抖動以及時鐘源的總抖動（通過RSS求和）。這些公式中，f₀是載波頻率。由于圖10中的相噪圖為兩個邊帶之一，因此總體相位噪聲應乘以。

圖10. 利用相位噪聲計算抖動

考慮具有800 fs抖動的時鐘源。繪制該時鐘源的相位噪聲圖（圖11），這樣可以容易地確定大的抖動來自頻域中哪個位置。在800 fs抖動的時鐘源的情況中，可以看到頻譜中抖動的主要部分位于寬帶。因此，采樣系統中減少寬帶噪聲是極為重要的。

圖11a. 800 fs時鐘源的相位噪聲圖線

圖11b. 使用具有5%通帶的帶通LC多極點濾波器的800 fs時鐘源的相位噪聲

在時鐘源的輸出端處使用簡單的具有5%通帶（5% LCBP）的帶通LC多極點濾波器，可以極大地改善性能，如圖11b中所示。應當注意，抖動性能從800 fs改善為小于300 fs。這對應于超過12 dB SNR的改善。

5% LCBP濾波器是易于實現的，但是體積較大并且比較昂貴。替代方案是使用晶體型濾波器。圖12示出了相位噪聲從800 fs改善為小于100 fs。與5% LCBP濾波器12dB SNR的改善相比，又增加了3dB，達到了15dB。

圖12. 使用晶體濾波器的800 fs時鐘源的相位噪聲

為了證實將晶體濾波器與噪聲源級聯的效果，進行一個實驗，使用benchtop脈沖發生器為16 bit 100 MHz ADC AD9446-100提供時鐘。在未進行濾波的情況下，發生器呈現出大于4 ps的抖動，導致SNR下降超過30 dB。在使用晶體濾波器的情況下，得到的抖動接近50 fs，改善后的 SNR接近于技術資料中的SNR典型值。

圖13. 晶體濾波器是有幫助的-即使存在噪聲源

晶體濾波器利用其非常窄的通帶區域（通常小于1%）可以將來自許多源的抖動減少到小于100 fs，但是它們也增加了成本，而其體積也大于有源濾波器。還應當注意，晶體濾波器具有5 dBm~10dBm的有限的輸入/輸出范圍。超過該范圍將導致失真，可能使ADC的SFDR下降。最后，某些晶體濾波器可能需要外部元件用于阻抗匹配。濾波器確實可以發揮作用，但是它們需要額外的元件、嚴格的匹配和額外的成本。

表1中概述了用于改善擺率的分頻器和濾波器解決方案。

表1. 分頻器和濾波器的trade-off概述

使用背對背Schottky二極管在信號進入ADC時鐘輸入端時將信號箝位是明智的。這使得源幅度增加，因此增加了擺率，同時使得時鐘幅度與轉換器時鐘輸入電平兼容。

如果是小時鐘系統或者最后的電路級具有短的走線，可以結合箝位二極管使用變壓器。變壓器是無源的，不會將抖動添加到整體時鐘信號中。變壓器還可以為振蕩器信號提供增益，增加式4中的A項（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為1:2或1:4）的變壓器有較窄的帶寬，提供了更好的時鐘信號濾波。變壓器還可以將該單端信號轉換為差分信號，這在目前的ADC時鐘輸入接口中是常見的，也是強力推薦的。

應當注意，并非所有的二極管都能發揮良好的作用（圖14）。在相同的條件下進行測量，其中基線是相對于所有其他二極管的性能最好的二極管的SNR曲線。應當仔細閱讀說明書并且特別注意動態電阻和電容的參數。具有低R和C值的二極管可以加快箝位速度。

圖14. 箝位Schottky二極管的選擇影響AD9446-80的性能

這里將16 bit 80 MSPS ADC AD9446用作測試平臺；其中增加了時鐘源中的背對背二極管。圖15中示出了用于進行評估的電路。

圖15. 測量圖14中數據的AD9446時鐘電路

在時鐘硬件接口中減少抖動?
在與ADC的時鐘輸入引腳連接時，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個有源元件（振蕩源、驅動器或扇出門、分頻器等）將增加ADC的時鐘輸入引腳處的總抖動量。圖16示出，增加兩個門（每個門貢獻700 fs的抖動）到具有300 fs抖動的時鐘源中，在140 MHz頻率下會使分辨率從約12 bit下降到小于10 bit。 在時鐘硬件接口中減少抖動?
在與ADC的時鐘輸入引腳連接時，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個有源元件（振蕩源、驅動器或扇出門、分頻器等）將增加ADC的時鐘輸入引腳處的總抖動量。圖16示出，增加兩個門（每個門貢獻700 fs的抖動）到具有300 fs抖動的時鐘源中，在140 MHz頻率下會使分辨率從約12 bit下降到小于10 bit。

圖16. 多個驅動器門增加抖動并且減小SNR

因此，使時鐘信號鏈路中的元件數目最小有助于降低總的RSS抖動。

還應當注意所選擇的時鐘門的類型。如果希望在較高的模擬輸入頻率下獲得較好的性能，則簡單的邏輯門可能不是最佳選擇。最好仔細閱讀候選器件的技術資料并理解相關的參數，如抖動和偏移。當這些器件與抖動特別低的時鐘源一起工作時，這是非常重要的。例如，在圖17中，時鐘源A具有800 fs的抖動，時鐘源B具有125 fs的抖動。使用晶體濾波器可以將其抖動分別減少到175 fs和60 fs。然而，分頻器（或者具有類似抖動參數的門電路）可能使抖動均增加到200 fs以上。這再次說明了在時鐘信號鏈路中正確選擇和放置時鐘驅動器的重要性。

圖17. 門電路將增加抖動

另一種常見方法，即使用FPGA，并不能實現技術資料上的性能。FPGA（其常具有提供分頻的數字時鐘管理器（DCM））可以用作一個靈活的門驅動器。然而，如圖18所示，使用AD9446-80（80 MSPS ADC）進行測試，該方法導致SNR顯著下降；例如，能夠實現13 bit的ENOB。紅色曲線為使用高性能振蕩器時的基線SNR，綠色曲線示出了在相同的時鐘下，使用FPGA作為高性能振蕩器和轉換器之間的門驅動器時獲得的性能與基線性能之間的差異。在40 MHz下，FPGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻了額外8 dB（1.3 bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔憂的，在使用式1計算時，意味著FPGA驅動器門自身即可帶來約10 ps的抖動。

圖18. FPGA門驅動電路影響AD9446-80的性能

選擇最佳的時鐘驅動器是困難的。表2給出了市售的多個驅動器門所增加抖動的大致比較結果。表格下方給出的建議有助于獲得優良的ADC性能。

表2. 時鐘驅動器門及其增加的抖動

¹?制造商的說明書
²?基于ADC SNR的下降換算的值

結論?
為了實現轉換器的最佳性能，應當理解整個時鐘系統。對于具有非常高分辨率有抖動限制的ADC或者“完美的”N bit ADC而言，圖3以及式1和2是分析其時鐘要求時非常有用的工具。如果模擬輸入頻率比圖3中的交點高，則必須考慮使用具有更少抖動的時鐘源和相關電路。

可以通過許多方式降低系統時鐘電路的抖動，包括改進時鐘源、濾波和/或分頻，以及適當地選擇時鐘電路硬件。應當注意時鐘的擺率。這將確定在轉換過程中可能惡化轉換器性能的噪聲量。使該轉換時間最小可以改善轉換器的性能。

由于信號鏈路中的每個元件將增加總體抖動，因此應僅使用必要的電路驅動和時鐘分配。最后，不要使用“廉價的”門，它們的性能可能是令人失望的。就象不可能指望價值$70000的汽車在使用$20的輪胎時獲得出眾的性能一樣。