振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構成，其中反向器與電阻R1組成包饋網絡，X0、X1兩個引腳用來外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開關概率為1，因為它是主要的功耗元件。在進行低功耗設計時，首先應考慮采用較低的工作電壓，并保證在這個電壓下，使器件的平均工作電流盡可能地小、RC網絡的充放電時間盡可能地短。

　　對CMOS器件，根據其傳輸特性，在飽和區有：

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　　式中，Vov是電壓裕量，它表示柵源電壓V GS與閾值電壓VT相比高出的部分;k“是跨導參數，與遷移率成正比;I D為漏電流;W/L為器件寬長比。

　　當反向器的工作電壓較低時，要使之具有好的電壓傳輸特性，就要在V OV較小的情況下，盡量選擇較大的寬長比W/L和較小的漏電流ID。因此，對MOS管的結構參數以及工作電流進行控制，使之在采用較低的工作電壓時也能滿足所要求的工作頻率，這是實現低功耗振蕩器設計的關鍵。值得注意的是，雖然當閾值電壓和工作電壓一起減小時，電路的功耗顯著降低，但由于閾值電壓的值與工藝參數有關，當閾值電壓減小到一定程度時，能量又隨閾值電壓的減小而增加。從上面分析中可以看出，在振蕩電路工作電壓的選擇上，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓，要對整個電路功能的實現做全面考慮。

　　振蕩器的基本是Pierce模型。在工作電壓較低的時候，要選擇合理的寬長比W/L為滿足閾值電壓的要求，但由(4)式可知，寬長比W/L與工作電流ID成正比。寬長比W/L的增加，又帶來了兩方面問題，即工作電流ID的增大和管子尺寸增加。為了減小ID，在NMOS管和PMOS管兩端應各接一個有源電阻(M2、M3)來對工作電流進行分流;另一方面，管子尺寸的增加，使得擴散電容和負載電容CL也增加了，這會導致電路充放電時間增加，引起額外功耗。因此，對寬長比W/L的選擇是決定振蕩電路功耗的一個關鍵參數。具體電路參見圖2。

　　為了觀察振蕩電路的輸出特性是否滿足低功耗設計要求，用Spectres軟件作了仿真。從圖3的仿真結果可以看出，當V dd1=1.8V、晶振頻率為32.768kHz時，輸出滿足系統要求。

　　2.2 分頻電路低功耗設計

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　　為了滿足時鐘模塊的輸入要求，采用多級分頻電路對來自振蕩電路的高頻信號進行分頻處理。由于分頻電路的分頻級數較多，而且每一級分頻電路的工作頻率是以倍數等比下降的，因此，因此分頻電路工作電壓的設計應用考慮各級之間的輸入和輸出的關系。可以將分頻電路分為兩部分，前三級為高頻部分，采用較低的工作電壓，然后加一個電平轉換器，把經過1：8分頻后的輸出電壓提升到標準工作電壓;后面部分為低頻部分，包括12級分頻電路，采用標準工作電壓。這一部分分頻電路可采用帶復位的鎖相環，以實現對時鐘電路復位和測試的控制。

　　由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率，因此采用最低的工作電壓V dd1，以期將功耗降下來;對于第二級和第三級，采用的工作電壓V dd2比第一級略高;在第三級分頻后加一個緩沖器和電平轉換電路，采用的工作電壓V dd3高于V dd2，即V dd1

　　前三級分頻器電路由靜態主從型D觸發器和傳輸門組成，時鐘信號通過傳輸門加到鎖存器兩端。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進行仿真可知，當工作電壓最低為2V左右時，仍能保持正常工作，滿足低功耗設計要求。

　　綜上所述，ASIC低功耗設計應從多層次設計上考慮降低功耗問題。首先應從CMOS電路的功耗為源探討降低功耗的電路的體系結構，然后針對各個功耗較大的電路，逐個進行電路優化和參數改進，從而實現對工作在高頻部分的電路的功耗進行控制，以滿足整個芯片的低功耗設計要求。這種低功耗設計方法通過在低功耗時鐘芯片上的設計得到很好的體現。經過實驗和流片后測試，都驗證了本文所提出的低功耗設計方案是可行的，不僅滿足了高性能低功耗時鐘芯片的設計要求，而且可以縮短設計周期。