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　　近年來，因數字化產品對高分辨率A/D，D/A轉換器需求的激增而得到廣泛地應用。Delta-Sigma A/D轉換器的構想出現已有很多年了，早期因受集成電路制造技術的限制，未在產品中廣泛使用，隨著集成電路制造成本不斷降低，該技術的應用漸多，目前已成為高精度ADC的主流技術。隨著該技術的趨熱，有更多人想了解其工作原理，但目前國內的教材對其涉及還不多，期刊論文多側重數學演繹，文獻中未見有詳盡的仿真實例。

　　除了制造專用ADC，該技術還易于用FPGA實現，邏輯電路可以完全集成在FPGA內部，只需要很少的外圍元件，就可以用FPGA直接進行混合信號處理。由于FPGA可擴展和可重配置的特性，特別適合產品研發和小規模生產的場合，另外用FPGA在單一芯片上實現多路Sigma-Delta A /D轉換也很容易。

　　Delta-Sigma有時稱其為Sigma-Delta，或∑-△。

　　1 Delta-Sigma A/D轉換器原理

　　在△-∑A/D轉換器中，模擬輸入電壓信號被連接到一個積分器的輸入端。在輸出端對應輸入大小產生一個電壓變化率，或者斜坡。然后用比較器將該斜坡電壓與地電位(0V)進行比較。比較器的行為就像1位A/D轉換器，根據積分器的輸出是正或負產生1位的輸出(“高”或“低”)。比較器的輸出通過一個以很高頻率時鐘驅動的D觸發器被鎖存，并且反饋到積分器的另一個輸入通道，向0V方向趨勢驅動積分器。基本電路如圖1所示。

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　　在圖1中，最左邊的運放是積分器。積分器饋入的下一個運放是比較器，或1位A/D轉換器。接下來是D觸發器，在每個時鐘脈沖鎖存比較器的輸出，發送“高”或“低”信號到電路頂部的下一個比較器。最后這個比較器用于轉換信號極性，將觸發器的0 V/5 V邏輯電平輸出轉換到V+/V-電壓信號再反饋到積分器。

　　如果積分器輸出是正，第一次比較器將輸出一個“高”信號給觸發器的D輸入。在下一個時鐘脈沖，“高”信號將從Q線輸出到最后一個比較器的放大器輸入。最上面的那個比較器將看見一個輸入電壓大于+1/2 V的閾值電壓，它向正方向飽和，發送一個滿V+信號到積分器的另一個輸入端。這個V+反饋信號向負方向驅動積分器輸出。如果輸出電壓一直為負，反饋環將發送一個矯正信號(V-)回到積分器的頂部輸入，向正方向驅動它。這就是△-∑行為的概念：第一個比較器感知在積分器輸出和0 V電壓之間的差(△)，積分器求模擬輸入信號與最上面比較器輸出的和(∑)。

　　2 PSpice仿真

　　通過PSpice仿真模擬實驗，可以更容易和更清楚地理解△-∑A/D轉換器的工作原理。下面采用PSpiee仿真△-∑A/D轉換器。本文使用CaptLire CIS Lite Edition 9.2繪制電路圖，用PSpice Lite Version 9.2進行仿真。

　　2.1 繪制電路圖

　　先用OrCAD Capture繪制△-∑A/D轉換器電路圖，如圖2所示。信號源采用FREQ=100 kHz的正弦信號。偏移VOFF=0，幅度先設置為0 V，AMPL=0。

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　　為方便起見圖中所有的運算放大器都使用uA741模型，因為這個模型很容易找到，實際項目中根據需要選用合適的運放。D觸發器使用74LS74。在CaptureCIS Lite Edition 9.2和PSpice Lite Version 9.2中沒有74LS系列的元件符號庫74ls.olb也沒有仿真庫74ls.lib，可以從下面的網站下載：

　　http：//power.teipat. gr/download/OrCAD/OrCAD%20Libraries/Library%20for%20Capture/PSPICE/

　　74LS系列是低功耗肖特基型TTL器件，輸入高電平最小為2.0 V，輸入低電平最大為0.8 V;輸出高電平最小位2.7 V，輸出低電平最大為0.5 V。采用R3和R4分壓將U2的輸出電壓轉換為0～3.75 V電壓，以適應TTL輸入電平。74LS模型只接受正電壓作為電平信號，所以可以不理會比較器U2的負電壓輸出。R6和R7分壓15 V為2.5 V作為參考電壓，將74LS74的TTL輸出電平通過U3轉換為V+/V-的電壓信號。D觸發器的時鐘由DSTM1提供。從74LS74的產品手冊可知，當LCR和PRE端都為高電平時，在時鐘的上升沿，D觸發器將輸入端D的數據送到輸出端Q，并鎖存到下一個時鐘的上升沿。這個高電平由DSTM2提供。圖3是在Stimulus Editor中顯示的STM1和STM2的波形，雙擊波形可以對它進行編輯。

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