IEEE-1394A 它不僅僅是一項只能在某些領域使用的新技術，它有著廣泛的市場空間，甚至有可能成為未來的總線標準。盡管IEEE-1394A目前還沒有被PC廠商廣泛采用，但是它在數字圖像領域內的重要作用已經為世人所關注。作為一種數據傳輸的開放式技術標準，IEEE-1394A被應用在許多領域。目前，IEEE-1394技術使用最廣的還是數字圖像領域，支持的產品包括數字相機或攝像機等。然而IEEE-1394的潛在市場遠非這些，無論在計算機硬盤還是在網絡互連等方面，該協議都有其廣闊的用武之地。總體上，IEEE-1394A具有廉價，占用空間小，速度快，支持熱插拔，支持同步和異步傳輸等特點。

　　從系統結構而言，IEEE-1394系統分為應用層、管理層，事務層、鏈路層(link)和物理層(PHY)幾個部分。物理層和鏈路層由于相對穩定，性能要求較高，往往做成ASIC，其余部分通常由相關軟件來完成。

　　這里定義的接口用于連接相同廠商或不同廠商的1394串行總線接口的物理層和鏈路層專用集成電路(ASIC)，并為1394系統未來的升級提供了支持。在IEEE-1394A中，PHY/link層接口單列成一章，足見其重要性。本文在IEEE-1394A的基礎上，提出了這種接口的解決方案，性能經過驗證達到了該協議中所要求的指標。

　　五、復雜數字邏輯EDA簡介

　　EDA(Electronic Design Automation),是在計算機平臺上，利用軟件開發工具進行數字，模擬，數模混合電子電路設計的方法，是電子設計領域中最具活力和最有發展前途的一項技術。其中數字邏輯設計已經比較成熟。與傳統的設計方法相比，EDA工具縮短了設計周期，降低了開發成本，提高了設計的可靠性。

　　IEEE-1394A的PHY/link接口的復雜邏輯設計，采用了先進的EDA技術，進行 Top-Down的設計。邏輯設計的結果通過FPGA/CPLD驗證后，進一步制成ASIC。圖5是基本EDA邏輯設計流程。

　　復雜邏輯的開發需要兩部分工具：1)邏輯仿真和綜合工具; 2)FPGA/CPLD布局布線工具;

　　FPGA/CPLD都是可編程邏輯器件，生產廠家較多，型號各異。其中比較典型的就是Xilinx公司的FPGA(現場可編程門陣列)器件系列和Altera公司的CPLD(復雜可編程邏輯器件)器件系列。采用 FPGA/CPLD芯片進行系統開發，具有以下幾個優點：

　　可實現強大功能。隨著VLSI工藝的不斷提高，其單片邏輯門數已達到百萬門級，內嵌多種特殊模塊，所能實現的功能也越來越強，同時也可以實現系統集成。

　　研發投入低。FPGA/CPLD芯片在出廠之前都做過可靠的測試，設計人員只需通過相關的軟硬件環境來完成芯片的功能設計，所以節省了許多潛在的花費。

　　開發周期短，采用EDA設計方法，設計人員不需要具備專門的IC深層次知識，在較短的時間內就可完成電路的邏輯設計和芯片的制作，快速將產品推向市場。

　　可在線編程。基于SRAM/FLASH的FPGA/CPLD，用戶可以反復地編程、擦除、使調試/升級都十分方便，亦可用同一芯片實現不同的功能。

　　FPGA/CPLD開發工具包括軟件和編程器，開發軟件一般有芯片生產廠家提供，也有一些優秀的第三方軟件可以選用。EDA開發軟件包括輸入工具、編譯器仿真工具、綜合工具、及布局布線、版圖設計等工具。Verilog 高級硬件描述語言的使用，使邏輯設計輸入更為簡化，更為準確。

　　在設計測試中使用的EDA工具有：硬件描述語言Verilog，仿真工具ModelSim，綜合工具Synplify，布局布線工具Maxplus等。設計測試采用ALTERA公司的ACEX1K系列低價位的CPLD芯片，它具有3萬基本邏輯單元多，位內嵌存儲單元，基本可以滿足一般的邏輯設計要求。

　　六、接口結構功能簡介

　　接口分別屬于IEEE-1394節點系統的物理層和鏈路層模塊，是物理層和鏈路層的子模塊，負責物理層和鏈路層的控制信號、數據包和狀態報告的傳輸。物理層和鏈路層之間主要依靠Ctrl[1:0]、Dn[n:0]、LReq、LPS、LinkOn和SClk 六組信號線來進行傳輸控制信號和其間的多種數據包。

　　鏈路層取得接口控制權時，可能需要傳輸的包括：讀數據請求包(RdReg)、寫數據請求包(WrReg)、立即仲裁請求數據包(ImmReq)、公平仲裁請求數據包(FairReq)、優先仲裁請求數據包(PriReq)，和等時仲裁請求數據包(IsoReq)。

　　物理層取得接口控制權時，除了可能傳輸總線上傳來的所有的數據包，還可能傳輸狀態信息包和讀請求響應包。

　　在1394總線系統中，物理層/鏈路層主要實現物理層和鏈路層模塊之間的定時服務，數據請求，數據服務，仲裁請求和仲裁服務。

　　Ctrl[1:0]是該接口的控制信號。相同的信號隨接口控制權所屬模塊不同而不同。Dn[n:0]是接口的數據線，用來傳輸接口的數據包，也是該接口獨具特色的一點。它支持S100，S200和S400和更高的速度，數據總線的帶寬與總線速度相適應：在以100Mbps傳輸時，接口只用D[0:1]來傳輸數據，傳輸速度每增加100Mbps,傳輸數據時接口將多用兩根數據線。由于項目要求系統傳輸最高速度為400Mbps，所以接口中共有八根數據線。這樣，如果加快傳輸速度，只是物理層芯片模擬部分提高處理頻率，在整個芯片數字部分，數據時鐘頻率保持不變，與串行總線速度相獨立，使得未來的系統升級成為可能。LReq信號線來傳輸請求信號，包括讀寫寄存器請求和仲裁請求等，根據請求，物理層響應傳輸操作。

　　LPS是用于指示鏈路層電源和功能是否正常。

　　另外，協議中還規定了該接口配有Direct數字微分編碼器(digital differentiators)選通端，用以增加對物理層和鏈路層芯片之間隔離的支持。根據接口模塊獨立設計的思想，該接口實現過程中，主要技術難點主要有以下幾點：

　　接口與上下層模塊之間的握手協議需要仔細的設計。由于該接口傳輸的數據包大小不一，使接口同上下層模塊內部的連接變得復雜，這部分協議沒有提及，必須自己小心地設計該協議，目標是使上下層模塊同接口的連接簡明扼要，并且高效，盡可能地減少接口到相應模塊的傳輸延遲，這樣物理層和鏈路層的握手等動作所消耗的時間也將相應減少，得到更高的數據吞吐量。

　　接口傳輸多種格式和功能的數據包，傳送不同的數據包時，物理/鏈路層接口的動作和響應都不同。如果處理不當，會極大地增加了接口實現時的復雜度和規模。

　　規范定義的Ctrl和Dn定時匹配成為很主要的矛盾。接口依靠Ctrl[1:0]來傳輸和識別控制信號，以產生相應動作。在物理層把接口控制權交接給鏈路層時，協議中要求不超過兩個周期。但在系統中，各層發送和識別控制信號需要一定的時間，接口必須盡可能少地減少這個時間，使響應模塊識別控制信號。

　　以下將針對以上幾個難點簡述我們在項目中的實現方法。