摘要

　　直接數字頻率合成（DDS）技術用于產生和調節高質量波形，廣泛用于醫學、工業、儀器儀表、通信、國防等眾多領域。本文將簡要介紹該技術，說明其優勢和不足，考察一些應用示例，同時介紹一些有助于該技術推廣的新產品。

　　簡介

　　許多行業中一個關鍵的需求是精確產生、輕松操作并快速更改不同頻率、不同類型的波形。無論是寬帶收發器要求具有低相位噪聲和出色的無雜散動態性能的捷變頻率源，還是工業測量和控制系統需要穩定的頻率激勵，快速、輕松、經濟地產生可調波形并同時維持相位連續性的能力都是至關重要的一項設計標準，而這正是直接數字頻率合成技術的優勢所在。

　　頻率合成的任務

　　不斷增多的頻譜擁堵，加上對功耗更低、質量更高的測量設備的永無止境的需求，這些因素都要求使用新的頻率范圍，要求更好地利用現有頻率范圍。結果，人們尋求對頻率產生進行更好的控制，多數情況下，均是借助于頻率合成器。 這些器件利用一個給定頻率， fC，來產生一個相關的目標頻率（和相位）， fOUT. 其一般關系可以簡單地表示為：

　　fOUT = εx× fC

　　其中，比例因子εx， 有時也被稱為歸一化頻率。

　　該等式通常利用實數逐步逼近的算法實現。當比例因子為有理數時，兩個相對質數（輸出頻率和基準頻率）之比將諧波相關。但在多數情況下， εx 可能屬于更廣泛的實數集，逼近過程一旦處于可接受的范圍之內即會被截斷

　　直接數字頻率合成

　　頻率合成器的一種實用型實現方式是直接數字頻率合成 （DDFS）， 通常簡稱為 直接數字合成 （DDS）。 這種技術利用數字數據處理來產生一個頻率和相位可調的輸出，該輸出與一個固定的頻率參考或時鐘源fC.相關。在DDS架構中，參考或系統時鐘頻率由一個比例因子分頻來產生所需頻率，該比例因子由二進制調諧字可編程控制。

　　簡言之，直接數字頻率合成器將一串時鐘脈沖轉換成一個模擬波形，通常為一個正弦波、三角波或方波。如圖1所示，其主要部分為：相位累加器（產生輸出波形相位角度的數據）， 相數轉換器，（將上述相位數據轉換為瞬時輸出幅度數據），以及數模轉換器（DAC）（將該幅度數據轉換成采樣模擬數據點）

　　圖1.DDS系統的功能框圖。

　　對于正弦波輸出，相數轉換器通常為一個正弦查找表（圖2）。相位累加器以N為單位計數，并根據以下等式產生一個相對于fC的頻率：

　　其中：

　　M為調諧字的分辨率（24至48位）

　　N為對應于相位累加器輸出字最小增量相位變化的fC的脈沖數。

　　圖2.典型的DDS架構和信號路徑（帶DAC）。

　　由于更改N會立即改變輸出相位和頻率，因此，系統自身具有相位連續，特點，這是許多應用的關鍵屬性之一。無需環路建立時間，這與模擬系統不同，如鎖相環 （PLL）。

　　DAC通常為一個高性能電路，專門針對DDS內核（相位累加器和相幅轉換器）而設計。多數情況下，結果形成的器件（通常為單芯片）一般稱為純DDS或C-DDS。

　　實際的DDS器件一般集成多個寄存器，以實現不同的頻率和相位調制方案。如相位寄存器，其存儲的相位內容被加在相位累加器的輸出相位上。這樣，可以對應于一個相位調諧字延遲輸出正弦波的相位。對于通信系統相位調制應用，這非常有用。加法器電路的分辨率決定著相位調諧字的位數，因此，也決定著延遲的分辨率。

　　在單個器件上集成一個DDS引擎和一個DAC既有優點也有缺點，但是，無論集成與否，都需要一個DAC來產生純度超高的高品質模擬信號。DAC將數字正弦輸出轉換為一個模擬正弦波，可能是單端，也可能是差分。一些關鍵要求是低相位噪聲、優秀的寬帶（WB）和窄帶（NB）無雜散動態范圍 （SFDR）以及低功耗。如果是外部器件，則DAC必須足夠快以處理信號，因此，內置并行端口的器件非常常見。

　　DDS與其他解決方案

　　其他產生頻率的方法包括模擬鎖相環（PLL），時鐘發生器和利用FPGA對DAC的輸出進行動態編程。通過考察頻譜性能和功耗，可以對這些技術進行簡單的比較，表1以定性方式展示了比較結果

　　表1.DDS與競爭技術——高級比較

　　鎖相環是一種反饋環路，其組成部分為：一個相位比較器， 一個除法器和一個壓控制振蕩器 （VCO）。 相位比較器將基準頻率與輸出頻率（通常是輸出頻率的N）分頻）進行比較。相位比較器產生的誤差電壓用于調節VCO，從而輸出頻率。當環路建立后，輸出將在頻率和/或相位上與參考頻率保持一種精確的關系。PLL長期以來一直被認為是在特定頻帶范圍內要求高保真度和穩定信號的低相位噪聲和高無雜散動態范圍 （SFDR） 應用的理想選擇。

　　由于PLL無法精確、快速地調諧頻率輸出和波形，而且響應較慢，這限制了它們對于快速跳頻和部分頻移鍵控和相移鍵控應用的適用性。

　　其他方案，包括集成DDS引擎的現場可編程門陣列 （FPGAs） ——配合現成DAC以合成輸出正弦波——雖然可以解決PLL的跳頻問題，但也存在自身的缺陷。主要系統缺陷包括較高的工作和接口功耗要求、成本較高、尺寸較大，而且系統開發人員還須考慮額外的軟件、硬件和存儲器問題。例如，利用現代FPGA中的DDS引擎選項，要產生動態范圍為60 dB的10 MHz輸出信號，需要多達72 kB的存儲器空間。另外，設計師需要接受并熟悉細微權衡和DDS內核的架構。。

　　從實用角度來看（見表2），得益于CMOS工藝和現代數字設計技術的快速發展以及DAC拓撲結構的改進，DDS技術已經能在廣泛的應用中實現前所未有的低功耗、頻譜性能和成本水平。雖然純DDS產品不可能在性能和設計靈活性上達到高端DAC技術與FPGA相結合的水平，但DDS在尺寸、功耗、成本和簡單性方面的優勢使其成為許多應用的首要選擇。

　　表2.基準分析小結——頻率產生技術（《50 MHz）

　　同時需要指出，由于DDS器件從根本上來說是用數字方法產生輸出波形，因此它可以簡化一些解決方案的架構，或者為對波形進行數字化編程創造條件。盡管通常利用正弦波來解釋DDS的功能和工作原理，但利用現代DDS IC也可以輕松產生三角波或方波（時鐘）輸出，由此消除了前一種情況的查找表以及后一種情況的DAC的必要性，因為集成一個簡單而精確的比較器就夠了。

　　DDS的性能與限制

　　圖像和包絡：Sin（x）xx滾降

　　DAC的實際輸出不是連續的正弦波，而是帶有正弦時間包絡的一系列脈沖。對應的頻譜是一系列圖像和混疊信號。圖像沿sin（x）/x 包絡分布（見圖3中的|幅度|曲線圖）。有必要進行濾波，以抑制目標頻帶之外的頻率，但是不能抑制通帶中出現的高階混疊（例如，因DAC非線性所致）

　　奈奎斯特準則 要求，每個周期至少需要兩個采樣點才能重建所需輸出波形。鏡像響應產生于采樣輸出頻率中 K fCLOCK × fOUT. 在本例中，其中 fCLOCK = 25 25 MHz且 fOUT = 5 MHz，第一和第二鏡頻出現在（見圖3）fCLOCK × fOUT， o即20 MHz和30 MHz。第三和第四鏡頻出現在45 MHz和55 MHz。注意，sin（x）/x零值出現在采樣頻率的倍數處。當fOUT 大于奈奎斯特帶寬 （1/2 fCLOCK）， 時，第一鏡頻將出現于奈奎斯特帶寬之內，發生混疊（例如，15 MHz的信號將向下混疊至10 MHz）。無法用傳統的奈奎斯特抗混疊濾波器從輸出中濾掉混疊鏡頻

　　圖3.DDS中的Sin（x）/x滾降。

　　在典型的DDS應用中，利用一個低通濾波器來抑制輸出頻譜中鏡頻響應的影響。為了使低通濾波器的截止頻率要求保持于合理水平，并使濾波器設計保持簡單，一種可行的做法是利用一個經濟的低通輸出濾波器將fOUT 帶寬限制在fCLOCK頻率的40%左右。

　　任何給定鏡頻相對于基波的幅度可用sin（x）/x公式來計算。由于該函數隨頻率滾降，因此基本輸出的幅度將與輸出頻率成反比而降低；在DDS系統中，降低量為DC-奈奎斯特帶寬范圍的–3.92 dB。

　　第一鏡頻的幅度較大——基波的3 dB范圍內。為了簡化DDS應用的濾波要求，必須制定頻率計劃，并分析鏡頻和sin（x）/x幅度響應在fOUT和fCLOCK目標頻率下的頻譜要求。在線互動設計工具 支持ADI DDS產品系列，可以快速、輕松地仿真鏡像頻率大小，并允許用戶選擇鏡像位于目標頻帶之外的頻率。更多有用信息，請參閱更多信息和有用的鏈接部分。

　　輸出頻譜中的其他不需要的頻率（如DAC的積分和微分線性誤差、與DAC相關的突波能量和時鐘饋通噪聲）不會遵循sin（x）/x滾降響應。這些不需要的頻率將以諧波和雜散能量出現在輸出頻譜中的許多地方——但其幅度一般會遠遠低于鏡頻響應。DDS器件的一般本底噪聲由基板噪聲、熱噪聲效應、接地耦合和其他信號源耦合等因素累積組合決定。DDS器件的本底噪聲、性能雜散和抖動受到電路板布局、電源質量以及——最重要的是——輸入參考時鐘質量的深刻影響。

　　抖動

　　完美時鐘源的邊沿將以精確的時間間隔發生，而該間隔永遠都不會變化。當然，這是不可能的；即使最好的振蕩器也是由不理想的元件構成，具有噪聲等缺陷。優質的低相位噪聲晶體振蕩器的抖動為皮秒級，而且是從數百萬個時鐘邊沿累積起來的。導致抖動的因素有熱噪聲、振蕩器電路不穩定以及電源、接地和輸出連接等帶來的外部干擾等，所有這些因素都會干擾振蕩器的時序特性。另外，振蕩器受外部磁場或電場以及附近發射器的射頻干擾的影響。振蕩器電路中，一個簡單的放大器、反相器或緩沖器也都會給信號帶來額外的抖動。

　　因此，選擇一個抖動低、邊沿陡的穩定的參考時鐘振蕩器是至關重要的。較高頻率的基準時鐘允許較大的過采樣，而且，通過分頻可以在一定程度上減輕抖動，因為對信號進行分頻將在更長時期產生相同量的抖動，因而可以降低信號上的抖動的百分比。

　　噪聲——包括相位噪聲

　　采樣系統的噪聲取決于諸多因素，首要因素是參考時鐘抖動，這種抖動表現為基波信號上的相位噪聲。在DDS系統中，截斷相位寄存器輸出可能帶來因代碼而異的系統誤差。二進制字不會導致截斷誤差。但對于非二進制字，相位噪聲截斷誤差會在頻譜中產生雜散。雜散的頻率/幅度取決于代碼字。DAC的量化和線性誤差也會給系統帶來諧波噪聲。時域誤差（如欠沖/過沖和代碼錯誤）都會加重輸出信號的失真。

　　應用

　　DDS應用可以分為兩大類：

　　要求捷變頻率源以進行數據編碼和調制應用的通信和雷達系統

　　要求通用頻率合成功能以及可編程調諧、掃描和激勵能力的測量、工業和光學應用

　　兩種情況下，都出現了一種走向更高頻譜純度（更低的相位噪聲和更高的無雜散動態范圍）的趨勢，同時還存在低功耗和小尺寸的要求，以適應遠程或電池供電設備的需求。

　　調制/數據編碼和同步中的DDS

　　DDS產品首先出現于雷達和軍事應用之中，其部分特性的發展（性能的提升、成本和尺寸等）已使DDS技術在調制和數據編碼應用中日漸盛行。本節將討論兩種數據編碼方案及其在DDS系統中的實現方式

　　二進制頻移鍵控 （BFSK，或簡稱FSK） 最簡單的數據編碼形式之一。數據的發射方式是使一個連續載波的頻率在兩個離散頻率（一為二進制1，即傳號，一為二進制0，即空號）之間變換。圖4所示為數據和發射信號之間的關系。

　　圖4.二進制FSK調制。

　　二進制1和0表示為兩個不同的頻率，分別為f0和f1。這種編碼方案可以輕松在DDS器件中實現。代表輸出頻率的DDS頻率調諧字被改變，以從將發射的1和0產生f0和f1。在ADI純DDS產品系列中，至少有兩款器件AD9834 和 AD9838另見附錄），用戶可以簡單地將兩個當前FSK頻率調諧字編程進IC的嵌入式頻率寄存器之中。要變換輸出頻率，則須用專用的引腳FSELECT選擇含有相應調諧字的寄存器（見圖5）

　　圖5.利用AD9834或AD9838 DDS的調諧字選擇器實現FSK編碼。

　　相移鍵控（PSK） 是另一種簡單的數據編碼形式。在PSK中，載波的頻率保持不變，通過改變發射信號的相位來傳遞信息。可以利用多種方案來實現PSK。最簡單的方法通常稱為二進制PSK（即BPSK），只采用兩個信號相位：0°（邏輯1）和180°（邏輯0）。各位的狀態取決于前一位的狀態。如果波的相位不變，則信號狀態將保持不變（低或高）。如果波的相位改變180°，即相位反轉，則信號狀態將改變（低變為高，或高變為低）。PSK編碼可以輕松在DDS產品中實現，因為多數器件都有一個獨立的輸入寄存器（相位寄存器），可以加載相位值。該值被直接添加到載波的相位，而不改變其頻率。更改該寄存器的內容將調制載波的相位，結果產生一個PSK輸出。對于要求高速調制的應用，內置相位寄存器對的AD9834和AD9838允許其PSELECT引腳上的信號在預加載的相位寄存器之間變換，以根據需要調制載波。

　　更復雜的PSK采用四個或八個波相位。這樣，每當相位發生變化時，二進制數據的傳輸速率將高于BPSK調制。在四相位調制 （正交 PSK），中，可能的相位角度為0°， +90°， ?90°， 和 +180°;每次相位變換可能代表兩個信號因子AD9830， AD9831， AD9832， 和 AD9835 提供四個相位寄存器，通過連續更新寄存器的不同相位偏移，可以實現復雜的相位調制方案。

　　以同步模式利用多個DDS元件實現I/Q功能

　　許多應用要求產生兩個或兩個以上具有已知相位關系的正弦波或方波信號。一個常見的例子是同相和正交調制（I/Q），在這種技術中，在0°和90°相位角度從載波頻率獲得信號信息。可以用相同的源時鐘來運行兩個單獨的DDS元件，以輸出可以直接控制和操作其相位關系的信號。在圖6中，用一個基準時鐘對AD9838器件編程；相同的RESET引腳用于更新兩個器件。這樣，可以實現簡單的I/Q調制

　　RESET必須在上電后以及向DDS傳輸任何數據之前初始化。結果可將DDS輸出置于已知相位，使其成為共同的參考角度，以便同步多個DDS器件。當新數據被同時送至多個DDS器件時，DDS之間可以保持相關相位關系，或者通過相位偏移寄存器可以預測性調整多個DDS之間的相對相位偏移。AD983x系列DDS產品擁有12位相位分辨率，有效分辨率為0.1°。

　　圖6.同步兩個DDS元件。

　　有關同步多個DDS器件的更多信息，請參閱應用筆記AN-605 同步多個基于DDS的頻率合成器AD9852.

　　網絡分析

　　電子世界中的諸多應用都需要收集和解碼來自網絡的數據，例如模擬測量和光學通信系統。正常情況下，系統分析要求是為了以幅度和相位已知的頻率模擬電路或系統，并分析通過系統的響應信號的特性。

　　對響應信號收集的信息用于確定關鍵系統信息。測試網絡的范圍（見圖7）可能非常寬泛，包括電纜完整性測試、生物醫學傳感和流速測量系統。無論何時，只要基本要求是產生基于頻率的信號并將響應信號的相位和幅度與原始信號進行比較，或者是要通過系統激勵一系列頻率，或者要求具有不同相位關系（如具有I/Q功能的系統中）的測試信號，則可利用直接數字頻率合成IC，方便、優雅地通過軟件以數字方式控制激勵頻率和相位。

　　圖7.利用頻率激勵的典型網絡分析架構。

　　電纜完整性/損耗測量

　　纜完整性測量是一種非介入式電纜分析方法，廣泛用于飛機布線、局域網（LAN）和電話線路等應用之中。確定性能的一種方式是看通過電纜時損耗了多少信號。通過注入頻率和幅度已知的信號，用戶可以在電纜遠端測量幅度和相位，由此算出電纜衰減。直流電阻和特性阻抗等參數將影響具體電纜的衰減。其結果通常表示為在整個測試頻率范圍內低于信號源的（0 dB）分貝數。目標頻率取決于電纜類型。DDS器件因具有產生寬范圍頻率的能力，所以可以用作具有必要頻率分辨率的激勵。

　　流量計

　　一種相關應用是對管道中的水、其他液體和氣體進行流量分析。一個例子是超聲流量測量，其工作原理是相移原則，如圖8所示。基本而言，從有液體流動的通道的一端發射信號，同時在另一端放置一個傳感器以測量相位響應（取決于流速）。這種技術存在多種變化。測試頻率取決于測量的物質；一般而言，往往在一系列頻率范圍內發射輸出信號。DDS具有無縫設置和更改頻率的靈活性

　　圖8.超聲流量計。

　　更多信息和有用的鏈接

　　互動式設計工具

　　它是什么？它是DDS的在線互動式設計工具，是在給定參考時鐘和目標輸出頻率和/或相位時用于選擇調諧字的輔助工具。該工具的編程計算結果給出了調諧字和其他配置位，供對器件串行接口編程時使用。在應用外部重構濾波器之后，可以顯示選定參考時鐘和輸出頻率的理想輸出諧波。ADI設計工具的鏈接可以在互動式設計工具主頁上找到AD9834設計工具即是例子之一。

　　評估套件

　　AD983x系列產品配備功能完善的評估套件，并配有原理圖和布局指南。借助評估套件中提供的軟件，用戶可以輕松對器件進行編程、配置和測試（見圖9）

　　圖9.AD9838評估軟件接口。

　　附錄

　　AD9838簡介：AD9838 DDS的功能框圖如圖10所示。該器件采用細線CMOS工藝制成，是一款超低功耗（11 mW）的純DDS。28位的頻率寄存器支持0.06 Hz頻率分辨率和16 MHz時鐘，以及0.02 Hz頻率分辨率和5 MHz時鐘。相位和頻率調制通過片內寄存器利用軟件或引腳選擇來配置。該器件具有?68 dBc寬帶和?97 dBc窄帶SFDR，工作溫度范圍為–40°C至+125°C擴展溫度范圍。器件采用小型4 mm × 4 mm、20引腳LFCSP（引腳架構芯片級）封裝。

　　圖10.AD9838 DDS的功能框圖。