硬件設計

在完成算法設計和系統架構后，許多開發周期的下一步是FPGA實現和數字部分的驗證，有時候會作為ASIC進入最終開發。FPGA原型和實現中低效率的主要原因是耗時的設計迭代（這是尋求功耗、性能和區域達到恰當平衡所必需的）。

圖6顯示的是一個以定點算法來實現的對稱FIR濾波器。為實現硬件中的濾波器，工程師必須謹慎地平衡吞吐能力和延遲，并監控所用的硬件資源量。“關鍵路徑突出顯示”是一項新功能，能針對系統中的潛在瓶頸提供可操作的信息。

圖6：在Simulink中建模的對稱定點FIR濾波器。

使用綜合工具生成的后綜合信息，HDL Coder可以在Simulink模型中對關鍵路徑時間進行注釋。工程師可以利用該信息與流水線技術，對他們的設計進行劃分，以減少關鍵路徑延遲，并推斷出大部分FPGA上專用DSP可用資源的使用情況。圖7展示了關鍵路徑自動突出顯示和針對每個路徑段估算延遲的相同的濾波器設計。

圖7：對稱的定點FIR濾波器，展示關鍵路徑和估算的延遲。

如上所述，流水線技術是工程師用來解決關鍵路徑延遲的主要技術之一。對于流水線技術，眾所周知的挑戰之一是并行路徑可能存在不匹配延遲，這會導致意外的系統行為。令人高興的是，用以解決這一問題的分布式流水線技術現在已實現了自動化。通過選擇該方案，工程師可以自動重定時模型，并在相關的并行路徑中平衡流水線寄存器所引入的延遲。

在過去，這些類型的設計迭代和權衡評估要求我們投入大量的時間和精力。最近，包括Workflow Advisor控制臺在內的增強，使工程師能夠以直觀的方式更快地完成設計迭代。對于那些不是特別熟悉HDL編程卻需要利用FPGA處理的人員來說，這特別有幫助。

除了使用關鍵路徑突出顯示和分布式流水線技術外，工程師還可以查看一份自動生成的資源使用報告，來監控所用的關鍵硬件組件的類型和數量，并通過對多個可行的設計方案進行快速迭代，為給定的情況確定最佳架構選擇。

加速跨團隊的設計

今天的工程經理面臨協調處理整個系統不同部分的團隊的挑戰，這些團隊位于不同地方、使用不同的工具。在許多情況下，系統級設計最好在圖形環境中完成，而某些較低級別的細節設計最好在MATLAB或C中最好以文本的形式表示。本文展示了一些提升跨設計流程各個階段的效率的最新技術發展。

對于算法設計，在建模、仿真信號處理，以及通信系統中，System對象庫是一個重要的新開發工具。現在，MATLAB中可提供數百個即用型信號處理與通信System對象。此外，System對象支持定點算法，它們可以與Simulink集成或用于自動生成C代碼。SimRF采用電路包絡仿真技術，是面向更高效系統架構流程的重要新工具。它使工程師可以在一個統一的環境中對RF和基帶系統組件進行建模，并執行真正的多頻仿真。

為了縮短硬件設計的設計迭代循環時間，HDL Coder中有多個最新的開發工具，包括Workflow Advisor、關鍵路徑突出顯示、分布式流水線技術、回注及資源利用情況報告，這提供了有關系統性能的可操作信息，并為硬件開發人員簡化工作流框架。

無論團隊是小是大，地理位置分散還是位于同一個辦公室，工程部門可以應用部分這些技術來消除其工作流程中的不連續，并借此簡化和加速復雜信號處理與通信系統的開發。