在聲納系統中，需要對從外界輸入的聲信號數字化后才能進行處理和分析。其中數據采集模塊負責模擬信號的采集及傳輸，它在系統中起著至關重要的作用，而數字化的精度對后期數據處理的精度有著重要影響。本文采用24位∑-△A／D數據轉換器構建24通道高精度數據采集模塊，滿足聲納系統對數據采集模塊的精度要求及采集通道的數量要求。

1 數據采集模塊的硬件結構

1.1 數據采集模塊的結構框圖

圖1給出本文中數據采集模塊的硬件結構框圖，它由24路∑-△A／D數據轉換器、雙向數據緩沖器、FPGA，TigerSharc DSP，FLASH，SDRAM、時鐘電路、復位電路及電源電路組成，其中∑-△A／D數據轉換器負責對模擬信號的采集轉換，FPGA負責整個模塊的數據采集控制及數據緩沖，TigerSharc DSP負責整個模塊的協調及轉換后數據的預處理。下面對∑-△A／D數據轉換器及FPGA進行介紹。

1.2 AD7762簡介

本文采用的∑-△A／D數據轉換器是Analog公司的24位高精度數據轉換器AD7762，圖2是它的原理框圖。它具有如下特性：全差分調制器輸入、用于信號緩沖的片上差分放大器、可編程超采樣率、帶缺省或用戶可編程系數的低通FIR濾波器及用于多器件之間的同步輸入引腳。在實際電路的PCB設計中，由于AD7762是對噪聲敏感的模擬器件，所以在具體PCB設計時需要做到以下幾個方面：A／D模擬電源單獨供電、模擬地與數字地單點接地、差分輸入線等長且阻抗等于100 Ω、采用精確的參考電壓源。

1.3 采集控制邏輯原理及其FPGA實現

FPGA主要實現整個模塊的數據采集控制、數據緩沖及PCI總線控制器等功能。本文中FPGA采用Altera公司的CycloneⅡ系列EP2C20芯片，其中PCI總線控制器采用PCI IP核進行設計，簡化PCI控制器的開發難度。圖3是FPGA內部模塊的組成框圖。下面對其中PCI IP核及其局部接口控制、數據采集模塊及數據緩沖FIFO的設計做介紹。

1.3.1 PCI IP核及其局部接口控制

本文采用Altera公司的PCI IP核進行PCI總線協議的硬件實現，圖4是PCI IP核的內部結構框圖。在具體設計中，使用MegaWizard例化PCI IP核，同時需要相應的局部接口控制邏輯實現DSP與PCI IP核的連接。

1.3.2 數據采集模塊

數據采集模塊完成A／D初始化控制及A／D數據讀控制，其中A／D初始化控制完成對A／D內部控制寄存器的寫操作，而A／D數據讀控制完成對A／D數據的正常讀取。具體控制邏輯根據AD7762的時序圖設計，圖5是用QuartusⅡ中的SignalTap獲取的數據采集模塊的時序波形。

1.3.3 數據緩沖FIFO

為了解決前端數據采集與后端數據傳輸在速率上的不匹配問題，在FPGA內部設置一塊數據緩沖FIFO，大小為4 k×32 b，A／D轉換后的數據直接存儲到FIFO中，而DSP對FIFO中數據的讀取通過中斷方式完成。數據緩沖FIFO通過MegaWizard例化，只需要少量的讀寫控制邏輯就可以使FIFO正常工作，而且FIFO的大小可以在FPGA提供的RAM位數范圍內靈活設置。

2 數據采集模塊的程序設計

在模塊上電后FPGA從EPROM中加載配置數據，完成初始化后切換到用戶狀態，TigerSharc DSP通過主機進行程序加載，程序隨之開始運行，在A／D完成初始化及同步后，自動將采集到的數據寫入FPGA內部FIFO，DSP等待FIFO半滿中斷信號的產生，當DSP檢測到中斷發生后，進入相應的中斷服務程序，將FIFO的數據讀入到DSP的片上存儲器，DSP通過LINK口將數據傳送到后續的信號處理模塊，另外也可以將數據直接存儲到數據采集模塊上的SDRAM上，由DSP進行一些預處理后再將數據傳送到后續的信號處理模塊。

3 結 語

本文設計的24通道數據采集模塊采用FPGA實現數據采集控制、數據緩沖及PCI總線控制器等功能，簡化了電路，提高模塊的可靠性和穩定性，并有利于模塊的功能升級；同時采用∑-△A／D數據轉換器，滿足了聲納系統對數據采集精度方面的要求；另外Tiger-Sharc DSP為數據的預處理也提供了相應的處理能力。因此本文中的數據采集模塊具有較好的工程價值和廣泛的應用前景。