簡介

在當今的許多細分市場，交織型模數轉換器（ADC）在許多應用中都具有多項優勢。在通信基礎設施中，存在著一種推動因素，使ADC的采樣速率不斷提高，以便支持多頻段、多載波無線電，除此之外滿足DPD（數字預失真）等線性化技術中更寬的帶寬要求。在軍事和航空航天領域，采樣速率更高的ADC可讓多功能系統用于通信、電子監控和雷達等多種應用中——此處僅舉數例。工業儀器儀表應用中始終需要采樣速率更高的ADC，以便充分精確地測量速度更高的信號。

首先，一定要準確地了解交織型ADC是什么。要了解交織，最好了解一下實際發生的情況以及它是如何實現的。有了基本的了解后，再討論交織的好處。當然，我們都知道，天下沒有免費的午餐，因此需要充分評估和驗證交織型采樣相關的技術難點。

圖1.兩個交織型100 MSPS ADC — 基本原理圖。

關于交織

若ADC為交織型，則兩個或兩個以上具有固定時鐘相位差關系的ADC用來同步采樣輸入信號，并產生組合輸出信號，使得采樣帶寬為單個ADC帶寬的數倍。利用m個ADC可讓有效采樣速率增加m倍。為簡便起見并易于理解，我們重點考察兩個ADC的情況。這種情況下，如果兩個ADC的每一個采樣速率均為fS且呈交織型，則最終采樣速率為2× fS。這兩個ADC必須具有確定的時鐘相位差關系，才能正確交織。時鐘相位關系由等式1給出，其中：n是某個特定的ADC，m是ADC總數。

（1）

舉例而言，兩個ADC采樣速率均為100 MSPS且呈交織型，因此采樣速率為200 MSPS。此時，等式1可用來推導出兩個ADC的時鐘相位關系，如等式2和等式3。

（2）

（3）

注意，如果已知時鐘相位關系，便可確定不同量化值的組合輸出。圖1以圖形說明時鐘相位關系，以及兩個100 MSPS交織型ADC的樣本結構。注意180°時鐘相位關系，以及樣本是如何交織的。輸入波形也可由兩個ADC進行采樣。在這種情況下，采用經過2分頻的200 MHz時鐘輸入，并所需的時鐘相位發送至每個ADC，便可實現交織。

此概念還可以另一種方式表達，如圖2所示。通過將這兩個100 MSPS ADC以交織方式組合，采樣速率便能增加至200 MSPS。這樣每個奈奎斯特區可以從50 MHz擴展到100 MHz，使工作時的可用帶寬翻倍。增加的工作帶寬可為多個市場領域的應用帶來諸多優勢。無線電系統可以增加其支持的頻段數；雷達系統可以增加空間分辨率；而測量設備可以實現更高的模擬輸入帶寬。

圖2.兩個交織型100 MSPS ADC — 時鐘和樣本。

交織的優勢

交織結構的優勢可惠及多個細分市場。交織型ADC最大好處是增加了帶寬，因為ADC的奈奎斯特帶寬更寬了。同樣，我們舉兩個100 MSPS ADC交織以實現200 MSPS采樣速率的例子。圖3顯示通過交織兩個ADC，可以大幅增加帶寬。這為多種應用場景產生了諸多收益。就像蜂窩標準增加了通道帶寬和工作頻段數一樣，對ADC可用帶寬的要求也越來越高。此外，在軍事應用中，需要更好的空間識別能力以及增加后端通信的通道帶寬，這些都要求ADC提供更高的帶寬。由于這些領域對帶寬的要求越來越高，因此需要準確地測量這些信號。因此，為了正確地獲取和測量這些高帶寬信號，測量設備也需要更高的帶寬。很多設計中的系統要求其實領先于商用ADC技術。交織型結構可以彌補這一技術差距。

增加采樣速率能夠為這些應用提供更多的帶寬，而且頻率規劃更輕松，還能降低通常在ADC輸入端使用抗混疊濾波器時帶來的復雜性和成本。面對這些優勢，大家一定想知道需要為此付出什么代價。就像大多數事情一樣，天下沒有免費的午餐。交織型ADC具有更高的帶寬和其他有用的優勢，但在處理交織型ADC時也會帶來一些挑戰。

圖3.兩個交織型ADC——奈奎斯特區

交織型ADC的挑戰

在交織組合ADC時存在一些挑戰，還有一些注意事項。由于與交織型ADC相關的缺陷，輸出頻譜中會出現雜散。這些缺陷基本上是兩個正在交織的ADC之間不匹配。輸出頻譜中的雜散導致的基本不匹配有四種。包括失調不匹配、增益不匹配、時序不匹配和帶寬不匹配。

其中最容易理解的可能是兩個ADC之間的失調不匹配。每個ADC都會有一個相關的直流失調值。當兩個ADC交織并在兩個ADC之間來回交替采樣時，每個連續采樣的直流失調會發生變化。圖4舉例說明了每個ADC如何具有自己的直流失調，以及交織輸出如何有效地在這兩個直流失調值之間來回切換。輸出以fS/2的速率在這些失調值之間切換，將導致位于fS/2的輸出頻譜中產生雜散。由于不匹配本身沒有頻率分量，并且僅為直流，因此出現在輸出頻譜中的雜散頻率僅取決于采樣頻率，并將始終出現在fS/2頻率下。雜散的幅度取決于ADC之間失調不匹配的幅度。不匹配值越大，雜散值就越大。為了盡可能減少失調不匹配導致的雜散，不需要完全消除每個ADC中的直流失調。這樣做會濾除信號中的所有直流成分，不適合使用零中頻（ZIF）架構的系統，該架構信號成分復雜，DC量實際是有用信號。相反，更合適的技術是讓其中一個ADC的失調與另一個ADC匹配。選擇一個ADC的失調作為基準，另一個ADC的失調設置為盡可能接近的值。失調值的匹配度越高，在fS/2產生的雜散就越低。

交織時要注意的第二個不匹配是ADC之間的增益不匹配。圖5顯示了兩個交織型轉換器之間的增益不匹配。在這種情況下，有一個不匹配頻率分量。為了觀察這種不匹配，必須向ADC施加信號。對于失調不匹配，無需信號即可查看兩個ADC的固有直流失調。對于增益不匹配，如果不存在信號，就無法測量增益不匹配，因而無法了解增益不匹配。增益不匹配將會產生與輸入頻率和采樣速率相關的輸出頻譜雜散，出現在fS/2 ± fIN處。為了最大程度地降低增益不匹配引起的雜散，采用了與失調不匹配類似的策略。選擇其中一個ADC的增益作為基準，另一個ADC的增益設置為盡可能接近的值。每個ADC增益值的匹配度越高，輸出頻譜中產生的雜散就越小。

接下來，我們必須探討兩個ADC之間的時序不匹配。時序不匹配有兩個分量：ADC模擬部分的群延遲和時鐘相位偏差。ADC中的模擬電路具有相關的群延遲，兩個ADC的群延遲值可能不同。此外還有時鐘相位偏差，它也包括兩個分量：各ADC的孔徑不確定性和一個與輸入各轉換器的時鐘相位精度相關的分量。圖6以圖形說明ADC時序不匹配的機制和影響。與增益不匹配雜散相似，時序不匹配雜散也與輸入頻率和采樣速率呈函數關系，出現在fS/2 ± fIN處。

圖4.失調不匹配

為了盡可能降低時序不匹配引起的雜散，需要利用合適的電路設計技術使各轉換器模擬部分的群延遲恰當匹配。此外，時鐘路徑設計必須盡量一致以使孔徑不確定性差異最小。最后，必須精確控制時鐘相位關系，使得兩個輸入時鐘盡可能相差180°。與其他不匹配一樣，目標是盡量消除引起時序不匹配的機制。

最后一個不匹配可能最難理解和處理：帶寬不匹配。如圖7所示，帶寬不匹配具有增益和相位/頻率分量。這使得解決帶寬不匹配問題變得更為困難，因為它含有另外兩個不匹配參數的分量。然而，在帶寬不匹配中，我們可在不同的頻率下看到不同增益值。此外，帶寬具有時序分量，使不同頻率下的信號通過每個轉換器時具有不同的延遲。出色的電路設計和布局布線實踐是減少ADC間帶寬失配的最好方法。ADC之間的匹配越好，則產生的雜散就越少。正如增益和時序不匹配會導致在輸出頻譜的fS/2 ± fIN處產生雜散一樣，帶寬不匹配也會在相同頻率處產生雜散。

圖5.增益不匹配

現在我們已經討論了交織ADC時引起問題的四種不同的不匹配，可以發現有一個共性。四個不匹配中有三個會在輸出頻譜的fS/2 ± fIN處產生雜散。失調不匹配雜散很容易識別，因為只有它位于fS/2處，并可輕松地進行補償。增益、時序和帶寬不匹配都會在輸出頻譜的fS/2 ± fIN處產生雜散；因此，隨之而來的問題是：如何確定它們各自的影響。圖8以簡單的圖形方式指導如何從交織型ADC的不同不匹配中識別雜散來源。

如果只是考察增益不匹配，那么它就是一個低頻（或直流）類型的不匹配。通過在直流附近執行低頻增益測量，然后在較高的頻率處執行增益測量，可將帶寬不匹配的增益分量與增益不匹配分離。增益不匹配與頻率無函數關系，而帶寬不匹配的增益分量與頻率呈函數關系。對于時序不匹配，可以采用類似的方法。在直流附近執行低頻測量，然后在較高的頻率下執行后續測量，以便將帶寬不匹配的時序分量與時序不匹配分離。

圖6.時序不匹配

結論

最新通信系統設計、尖端雷達技術和超高帶寬測量設備似乎始終領先于現有的ADC技術。在這些需求的推動下，ADC的用戶和制造商都想方設法，試圖跟上這些需求的步伐。與提高典型ADC轉換速率的傳統方式相比，交織型ADC可以更快的速度實現更寬的帶寬。將兩個或更多ADC交織起來，可以增加可用帶寬，并以更快的速度滿足系統設計要求。然而，交織型ADC并非沒有代價，ADC之間的不匹配不容忽視。雖然不匹配確實存在，但了解其本質及如何正確處理它們，設計人員就能更加明智地利用這些交織型ADC，并滿足最新系統設計不斷增長的要求。

圖7.帶寬不匹配

參考文獻

Had、Jim、Mark Looney和Rob Reeder。“ 推動 多通道 模數轉換器技術發展 。”《模擬對話》，第39卷第5期，2005年5月。

圖8.交織型不匹配的相互關系

作者簡介

Jonathan Harris是ADI公司高速轉換器部（北卡羅來納州格林斯博羅）的一名產品應用工程師。作為一名產品支持應用工程師，他在射頻業擁有超過七年的經驗。Jonathan擁有奧本大學電子工程碩士學位和北卡羅來納大學夏洛特分校電子工程學士學位。平時喜歡移動音頻、nitro RC、大學橄欖球，以及陪伴兩個孩子。

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