1、概述

AD9786是Analog Devices公司開發的一款面 向GSM、CDMA2000和WCDMA基站應用，基于 CMOS工藝的帶有參數可調數據內插功能和信號處理特征的16bit高速、高性能數模轉換器。該電路集成了數字中頻調制模塊和希爾伯特變換器，提供了方便的帶寬設置和可選的邊帶抑制功能。可選的數據內插濾波器簡化了對不同輸入數據率數據輸入的應用，同時也利用了過采樣的性能增益。提供的2路數據通道可靈活地配置成1路或2 路輸入，實部或虛部輸出。靈活的時鐘接口可以接收一系列輸入類型的時鐘信號，如1Vp-p正弦波、 CMOS和LVPECL電平信號，同時還有單端和差分 2種輸入方式。內部的時鐘模塊可以產生所需要的數據接口時鐘頻率。同時提供了支持單端和差分應用的差分電流輸出，滿量程電流可達10mA～ 20mA。該器件還有1個串行控制接口，可提供方便的參數設置功能，通過對內部寄存器的操作實現了靈活多樣的應用模式選擇，可以根據用戶的需求選擇不同的應用模式。

2、AD9786的特性

圖l示出AD9786的功能框圖。

該電路具有以下特征：

16bit分辨率；

可選的2x，4x，8x內插濾波器；

可選的fDAC/2，fDAC4，fDAC/8調制模式；

2個輸入數據通道，在具體應用中輸入數據通道可以靈活配置；

可選的鏡頻抑制希爾伯特變換；

直接中頻變換；

串行控制接口。

3、AD9786的工作模式

在實際應用中，大部分情況是2個或多個器件應用。在這種AD9786被用來合成多數據通路的場合，確保輸入到AD9786中的數據被多個AD9786 同步鎖定是十分必要的。同時在復信號的處理應用中，數字相位的調節也是2個AD9786工作所需要的。為了滿足數據同步和相位合成的需要，只能有1 個AD9786被配置為主模式器件，為其他配置成從模式的AD9786提供1個參考時鐘。在同步使用過程中作為主模式器件輸出參考時鐘的引腳和從模式的AD9786的DATACLK／PLL_LOCK引腳必須直接相連。同時所有的主模式和從模式AD9786都必須使用同一差分時鐘源。

當AD9786被配置成主模式器件時，生成的參考時鐘有DATACLK Master和：Modulator Master模 式。在這2種模式下DATACLK／PLL_LOCK引腳都作為時鐘輸出引腳。AD9786的默認工作模式是 DATACILK Master模式。在該模式下，差分時鐘輸入 腳（腳5，腳6）作為DAC的采樣時鐘輸入。DATA- CLK／PLL_LOCK引腳被作為同步數據輸出時鐘引腳使用。其輸出是輸入差分時鐘除以內插倍數。而在 Modulator Master模式下，DATACLK／PLL_LOCK引 腳輸出的是1個輸入差分時鐘經過16倍分頻之后的方波。

工作在Modulator Master模式下的AD9786內 部有1個工作在DACCLK時鐘頻率的擁有16個有限狀態的狀態機。該狀態機產生所有的內部、外部時鐘和調制相位。這時DATACLK／PLL_LOCK引腳輸出的時鐘稱為MODCLK。該時鐘的上升沿是設置內部狀態機狀態為零的時刻。

當AD9786工作在Modulator Master模式時，輸入數據必須和MODCLK時鐘、差分輸入CLKIN同步。在8x內插模式下，每8個CLKIN時鐘的上升沿鎖存1個數據；在4x內插模式下，每4個CLKIN時鐘的上升沿鎖存1個數據；在2x內插模式下，每2 個CLKIN時鐘的上升沿鎖存1個數據。為了滿足數據建立時間和保持時間的需要，同時也為了數據同步的需要，AD9786提供了1個DATAADJ寄存器用來將MODCLK時鐘輸出前移或后移1個或幾個 DACCLK時鐘周期，最大可移動的具體時鐘周期數和所選擇的內插倍數有關。在Modulator Master模式 下，鎖數據的CLKIN時鐘時刻固定，輸出的MOD- CLK根據所選擇的DATAADJ參數而前后移動。

當AD9786被設置為從模式器件時，根據所處工作模式的不同可以分為Modulator Slave模式和 DATACLK Slave模式。在這2種工作模式下DAT- ACLK／PLL_LOCK引腳作為時鐘輸入腳。當AD9786 工作在Modulator Slave模式時，根據主模式器件生 成的參考時鐘MODCLK來設置狀態機的零狀態從而使得從模式器件的數據鎖存和調制相位能夠和主模式器件同步。通過AD9786中的MODADJ寄存器設置調制系數來調節AD9786的調制相位，可調的相位數和所選擇的調制倍數有關。

和Modulator Master模式的情況相同，在Modu- latm Slave模式下的從模式AD9786的輸入數據必 須和差分時鐘輸入CLKIN以及輸入的MODCLK同步。在Modulator Master模式下，輸入數據鎖存的 CLKIN時刻是不變的，輸出的MODCLK時鐘前后移動。而在Modulator Slave模式下MODCLK時鐘作為 輸入是不變的，通過改變DATAADJ寄存器的數值將會改變鎖數據的CLKIN鎖存數據時刻。在DAT- ACLK Slave模式下，從模式器件使用從DATACLK/ PLL_LOCK輸入的時鐘作為它們的數據輸入時鐘。

4、在8通道陣列信號發生器中的應用

實際設計中需要模擬的是8路的陣列信號。根據設計需要，在本陣列信號模擬發生器電路中使用了8個工作在Modulator Slave模式下的AD9786， 同時使用1個Xilinx公司的Spartan IIE FPGA作 為主模式器件。在系統中，主機負責模擬并產生65 536點的周期通信基帶信號數據。FPGA主要負責與PCI橋路PCI5920的接口通信以讀取主機的命令和來自主機的通信基帶信號數據，并將所讀取的數據存儲在模擬器上的大容量SDRAM中。當系統工作時，FPGA將SDRAM中存儲的數據輸入到 AD9786并提供1個MODCIJK時鐘作為AD9786 的調制同步時鐘，同時它還負責對AD9786的控制模式寄存器進行配置。AD9786工作在8x內插模式下，使用80MHz的DACCLK差分時鐘，通過設置 MODADJ來改變調制相位，通過DATAADJ來改變數據鎖定的時刻以保證多路輸人數據之間的同步關系。8通道陣列信號模擬發生器結構框圖如圖2 所示。

用AD9786設計的多通道陣列信號產生器利用了AD9786高精度、高速、直接中頻調制等特性，實踐證明能夠很好的模擬空間陣列信號，具有較高的精度，較好的靈活性和可靠性。

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