“ 隨著數／模轉換器（DAC）、模／數轉換器（ADC）的廣泛應用，高速運算放大器作為其核心部件受到越來越廣泛的關注和研究。速度和精度是模擬集成電路的2個重要指標，然而速度的提高取決于運放的單位增益帶寬及單極點特性并相互制約，而精度則與運放的直流增益密切相關。在實際應用中需要針對運放的特點對這2個指標要進行折衷考慮。

1 運放結構與選擇

根據需要，本文設計運算放大器需要在較低的電壓下能有大的轉換速率、快的建立時間，同時要折衷考慮增益與頻率特性及共模抑制比（CMRR）和電源抑制比（PSRR）等性能。

常見的用于主運放設計的結構大致可分3種：兩級式（Two Stage）結構、套簡式共源共柵（Telescopic Cascode）結構及折疊式共源共柵（Fold Cascode）結構。兩級式結構的第1級可提供高的直流增益，而第2級提供大的輸出擺幅。但由于第2級電流很大，故使得運放功耗大大增加，同時由于級聯而多產生一個非主極點，速度及帶寬都有所降低，需進行頻率補償，這樣不僅增加的設計復雜度還會大大影響運放的速度；套簡式共源共柵結構由于只有2條支路，功耗為三者最低，頻率特性最好，但由于需要層疊多級管子，導致輸出擺幅很低，在低電壓工作下很難正常工作，并且輸入輸出端不能短接；而折疊式共源共柵結構的各參數特性介于前兩者之間，增益基本與套簡式共源共柵相同而低于兩級運放，雖為4條支路，功耗及頻率特性均遠好于兩級運放，輸出擺幅大于套筒式共源共柵結構，輸入輸出可以短接且輸入共模電平更容易選取并可接近電源供給的一端電壓。經綜合考慮，本設計采用折疊式共源共柵結構作為主運放。

2 主運放分析

2．1 全差分折疊式共源共柵

全差分運放即指輸入和輸出都是差分信號的運放，其優點為能提供更低的噪聲，較大的輸出電壓擺幅和共模抑制比，可較好地抑制諧波失真的偶數階項等。雖然NMOS管中載流子遷移率較大，作為輸入器件可達到更高的增益，但付出的代價是折疊點上的極點更低而導致相位裕度下降且噪聲更大。綜合考慮，本設計采用PMOS管為輸入管的共源共柵結構。如圖1所示，PMOS管M0為偏置電流源，輸入管M1，M2將在M0提供的固定偏置電流作用下，將差分輸入電壓轉化為差分電流，經過共源共柵管M5，M6的作用下再產生差分輸出電壓Vout1與Vout2。而層疊的PMOS對管M7，M8與M9，M10起到了穩定輸出電平與提高增益的作用。

2．2 小信號分析

折疊式共源共柵的直流增益為：

2．3 頻率與增益特性分析

單級折疊式共源共柵結構主要有2個極點需要考慮：

在輸出節點處產生主極點：P1=-1／RoutCL；

在折疊點處產生非主極點：P1=-gm5／Cx。

式中Cx為折疊點周圍電容和，且主要取決于CGS7。為使運放能夠穩定工作，需對其進行頻率補償。對于單級運放，由于只有一個主極點，頻率特性較好，在輸出端增加一定的負載電容即可。

由于模擬電路的參數不缺定性，手算的結果在仿真調制時也需要進行適當的修改才能達到預期目標的要求。尾電流的M0以及M9，M10可根據MOS管飽和區電流公式來確定：即，

由式（1）可知，提高增益的方法主要為提高輸入對管M1，M2共源共柵管M5，M6以及M7，M8的跨導。由于MOS管工作電流已經確定，則可通過增加寬長比增加其跨導。但要折衷考慮的是：過多的增加共源共柵管M5，M6的溝道長度會增大次主極點的寄生電容，從而降低次主極點的頻率。所以提高增益的方法主要是增加PMOS管M7，M8的寬長比。而且，M3管與M4管均要流入2條支路的電流，若要減小其對折疊點的電容貢獻，則要求有較高的過驅動電壓。

2．4 直流工作點的確定

由于溝道長度調制作用的存在，MOS管的漏源電壓VDS會對漏源電流IDS產生一定的影響。

有飽和區MOS管漏源電壓與電流間的關系公式：

式中λ為溝道長度調制系數λ∝1／L。在近似漏源電流IDS及過驅動電壓|VGS-Vth|不變的情況下，寬長比W／L與VDS成反比的趨勢。可根據此規律調制每個MOS管的漏源電壓及直流工作點。而進行調制的前提則是每個MOS管都必須工作在飽和區，即滿足VDS》|VGS-Vth|。

2．5 提高轉換速率

轉換是在處理大信號的高速電路中不希望看到的一種非線性現象，大信號的速度被轉換速率限制，原因是對電路中主要電容器充電和放電的電流太小。所以要提高轉換速率。由式（2）可以看出，增大轉換速率的一種方法為提升流過共源共柵管M5，M6的電流，同時減少輸出端補償電容的大小。而電流的增大勢必會提高運放的功耗。而式（3）表明，增大輸入管M1，M2的過驅動電壓也可以提高轉換速率。這樣在電流一定的情況下，器件的寬長比W／L就不能太大，這也許會導致其跨導的減小，因此以上兩種方法均需要折衷號慮。

3 共模反饋設計

全差分運算放大器輸出共模電平穩定性差，對輸入電壓的變化、器件的失配等很敏感，且不能通過差動反饋來達到穩定，所以需要沒汁共模反饋電路（CMFB）來穩定工作點。CMFB電路其實是反饋電路的一種，通過檢測輸出共模電平，并有根據的調節放大器的一個偏差電流，原理結構圖如圖2所示，一般有3部分組成：檢測輸出共模電平；同一個參考電壓比較；將誤差送回放大器偏置網絡。而相比于開關電容反饋電路，連續時間共模反饋電路具有更快的速度，所以本文采用前者進行設計。

如圖1所示，M11，M18構成共模反饋電路。由于本文設計的運放的直流增益較高，若采用傳統的電阻采樣，電阻值很小，不但占據很大的面積，還會嚴重的降低直流增益。因此本文采用共源放大器差分輸入對管對共模電平取樣的共模反饋電路。

同時使用了一種新的連接方法，即將控制電壓連接到PMOS共源共柵管M7，M8的柵極，而不是如傳統方法那樣接到負載管M3，M4，因此也將一般的PMOS電流鏡改為NMOS電流鏡。為了使輸出信號擺幅最大，共模參考電壓值通常為電壓源的一半。

下面分析此種接法的優勢。傳統的接法是將控制電壓接到M9和M10的柵極，這樣電路的直流增益有式（1）變為：

由于在設計中I1≈I9，而考慮到輸出擺幅的影響，Veff1≈3Veff9因此3gm1≈gm9。有此看來，式（6）的增益比式（1）增大了三倍。整個電路也必然的出現不穩定性，在共模反饋回路中主運放的相位與頻率的關系就發生變換，因此各器件參數又需要重新調制。而將控制電壓接到M7-M8的柵極，則閉環增益變為：

而Gm7=gm7／（1+gm7ro9），約小于gm1。這樣CMFB環路增益稍低于主運放增益，而相位裕度基本不變，性能穩定。

4 仿真結果與分析

使用SMIC0．25μmCMOS標準工藝模型，在Cadence的spectre工具進行仿真。運放在在2．5 V單電源和驅動0．5 pF負載時，開環增益為71．1 dB，單位增益帶寬為303 MHz，相位裕度為52°，仿真結果如圖3所示。

共模抑制比定義為差分增益和共模增益的比值，它反映了一個放大器對共模信號和共模噪聲的抑制能力。利用2個運放分別在輸入端接差模響應激勵和共模響應激勵，經Spectre仿真結果測得結果如圖4所示，差模增益為71．1 dB，共模增益為-46．3 dB，即可得共模抑制比為117．4 dB。

在運放輸入端加入階躍響應激勵，在2μs時刻輸入2．5 V的階躍信號，仿真結果如圖5所示，測得運放轉換速率可達368．7 V／μs，建立時問為12．4 ns。

5 結語

基于流水線ADC系統應用的要求，設計了一種新型的高速運算放大器。該運放采用全差分折疊式共源共柵結構為主運放和共源放大器差分輸入對管對共模電平取樣的連續時間共模反饋電路。同時使用了一種新的連接方法，在保證高速的同時提高了運放的穩定性。經仿真測得在2．5 V單電源并接0．5 pF負載電容的條件下，運放直流增益可達71．1 dB，單位增益帶寬303 MHz，相位欲度52°，共模抑制比達117．4 dB，轉換速率高達368．7 V／μs，建立時間12．4 ns。

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