作者：Liam Keese，德州儀器公司時鐘和計時產品應用經理。

為空間應用創建鎖相環 (PLL) 合成器需要多個單獨的組件和分立集成電路 (IC)，它們占用大量體積并增加了大量質量。典型的 PLL 設計可能包括一個分立的壓控振蕩器 (VCO)、一個合成器，通常還有一個額外的預分頻器/分頻器或一個輸出乘法器以適應更高的頻率。在某些情況下，甚至使用離散的鑒相器/電荷泵來最小化系統噪聲。

憑借大量關鍵組件，尺寸和復雜性可能會給工程師開發更小、更輕的系統并發射到太空帶來設計挑戰也就不足為奇了。

這與工程師在第一代移動設備中實施射頻 (RF) 和微波組件時所面臨的挑戰類似。依靠當時可用的 IC，這些手持設備需要大量的分立元件——導致設備昂貴、體積大，電池壽命極短。

雖然手機和衛星系統中的合成器有很大不同的要求，但它們在保持性能同時減少質量/體積方面面臨相同的挑戰。那么，我們是如何從磚塊大小的純語音電話轉變為我們今天使用的時尚、便攜、支持數據的智能手機，衛星系統設計人員如何簡化他們的 PLL 設計？通過將射頻和合成器組件集成到單片射頻 IC 中。

集成對于今天的設計師來說并不是一個陌生的概念，也不局限于空間或手機設計。通信衛星采用范圍廣泛的射頻和微波頻率。衛星對地和星間通信系統日益復雜，需要新的架構概念。

現有的分立合成器解決方案包含多個組件，包括多個 VCO、PLL 分頻器、電荷泵和支持電路，可占用 8 × 10 英寸的占位面積。通過更高的集成度，可以將相同的功能安裝到 1 × 1 英寸的印刷電路板區域中。

重要的是盡量減少整體功耗，以避免任何額外熱量散發的問題。使用集成低壓差穩壓器提供內部電源，無需更多外部抗輻射組件。

集成還有助于提高可靠性。與使用分立 VCO 模塊相比，使用集成多核 VCO 實現寬帶合成器是一種直觀且更具成本效益的方法，可最大限度地減小系統尺寸。溶液表面積越小，雜散重離子撞擊關鍵部件并破壞正常運行的機會就越低。圖 1?提供了適用于完全或部分集成到單片 RF IC 中的 PLL/合成器功能塊的視覺參考。

圖 1：用于完全或部分集成到單片 RF IC 中的 RF PLL/合成器功能塊

然而，對于現代衛星 PLL 合成器設計，集成只是創建真正“空間就緒”設計的開始。工程師還應考慮一些性能指標，以進一步減少星載 PLL 的解決方案尺寸和質量，包括：

輻射免疫

寬頻率范圍

低噪音性能

時鐘同步

輻射免疫

太空中的硬真空并不是最受人歡迎的環境，尤其是對于電子元件而言。鑒于大量的輻射，設備必須準備好在太空中生存并按預期運行。輻射容限要求取決于任務剖面。太空就緒設備是一種抗輻射 IC，能夠承受高總電離劑量 (TID)，提供足以在地球同步軌道上安全運行多年的保護水平。

無論您是計劃發射衛星成像有效載荷還是完成星際旅行，都必須考慮 TID。TID 量化了任務期間隨時間累積的帶電粒子輻射量，并且必須針對每個半導體晶圓或晶圓批次進行測試。雖然典型的半導體工藝變化可能對器件的電氣性能幾乎沒有影響，但不同條件下的輻射硬度性能可能存在顯著波動。

太空就緒設備也在光束下進行單粒子效應 (SEE) 測試。驗證對各種 SEE 故障機制的免疫力可通過重離子轟擊宇宙射線引起的破壞性事件確保設備功能。高輻射環境中的太空任務將要求 SEE 抗擾度水平具有任務剖面可接受的平均故障間隔時間 (MTBF)，而低地球軌道衛星可能具有可接受的 MTBF，該值略低一些。

在選擇太空就緒設備時，重要的是選擇一家具有為此類超高可靠性環境生產硬件的成熟傳統的半導體制造商。業內人士了解這種情況的嚴重性，要求設備具有抗輻射能力，并來自合格制造商清單 V 類。對于為太空飛行而開發的半導體產品，晶圓批次通常會進行輻射性能表征以及輻射批次驗收測試 (RLAT)，其中對來自每個晶圓批次或晶圓的樣品進行測試并符合一定水平的 TID，以便設備可以被認為是抗輻射和空間就緒的。

寬頻率范圍

通信衛星使用范圍廣泛的射頻和微波頻率，因此頻率范圍和靈活性也是任何 PLL/VCO 構建模塊的關鍵參數。RF 時鐘系統的范圍可以從 100 MHz 到超過 X 波段 (>12 GHz)。在最好的情況下，您可以使用相同的寬帶組件進行設計，無論是開發 12 至 18 GHz Ku 波段的固定波束成形衛星發射器系統、頻率捷變射頻通信接收器還是高性能 L 波段 GPS系統。多個應用程序中的組件重用還減少了對多個設備進行鑒定的需要，并有助于更好地管理飛行時間風險。

為了涵蓋各種應用，RF 輸出頻率應該在很寬的頻率范圍內進行編程，并且建立的延遲時間非常短。與堆疊分立 VCO 模塊相比，在設計集成解決方案時，實施多核 VCO 是一種更容易的技術。分頻器可以幫助將范圍擴展到較低的頻率，還可以降低寬帶噪聲。

低噪音性能

通信系統——尤其是衛星中的通信系統——需要一個低抖動時鐘源來對輸入的模擬接收信號進行采樣，構建任何發射機調制波形，并在各種子系統之間提供同步。時鐘源中的任何相位噪聲或抖動都會在模擬信號的采樣值中引入噪聲。時鐘源中的過度抖動或集成相位噪聲可能會限制可實現的信噪比和/或最大工作帶寬。

高性能 PLL?的設計人員努力限制各種噪聲源的影響。一種主要的噪聲源是 PLL 噪聲本底品質因數 (FOM)，由于其平坦的頻率響應與頻率之間的關系，有時也稱為平坦噪聲。近端相位噪聲或 1/f 噪聲主要是 VCO 有源電路的一個因素。歸一化 1/f 噪聲和 FOM 的典型值分別優于 –120 dBc/Hz 和 –230 dBc/Hz。您通常可以在產品數據表中找到這兩種噪聲源的源數據。

PLL N 分頻器還會以 20 logN 的速率添加噪聲，因此一般來說，更高的鑒相器頻率會產生更好的輸出噪聲。輸出分壓器 D 具有相反的效果；但是，它可以將輸出噪聲降低 20 logD，但需要權衡增加的復雜性和電流。這些噪聲源以及環路帶寬將決定 PLL 的噪聲性能。

時鐘同步

在星載應用中為多個數據轉換器計時或創建波束成形陣列時，一個常見問題是如何保持同步。時鐘源之間的偏斜或時序偏移和不確定的延遲會使維持高速穩健的通信鏈路變得困難。單片合成器可以輕松集成配置相位同步功能，以幫助在多通道系統中實現低偏移。確定性同步不需要在時鐘路徑之間相同，只要它是確定性和可重復的。及時向前或向后“步進”合成器輸出允許您使用在上電時保持一致的設置來調整相對時鐘偏差。

為高速數據轉換器（例如 SYSREF）提供時鐘的久經考驗的技術支持符合聯合電子設備工程委員會 JESD204B 標準，如圖2 所示。目標是實現從輸入到輸出的確定性相位，并允許將時鐘到時鐘的偏移調整到小于 10 ps。延遲一致的事實意味著它可以在軟件中進行糾正，或者允許支持生成或重復符合 JESD204B 標準的 SYSREF。

圖 2：使用 JESD204B/C 的典型系統時鐘圖

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審核編輯：湯梓紅