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所有模數轉換器（ADC）都有一定量的輸入參考噪聲，建模為與無噪聲ADC輸入串聯的噪聲源。不要將折合到輸入端的噪聲與量化噪聲混淆，量化噪聲僅在ADC處理時變信號時才有意義。在大多數情況下，輸入噪聲越少越好;然而，在某些情況下，輸入噪聲實際上有助于實現更高的分辨率。
折合到輸入端的噪聲（代碼轉換噪聲）
實用型ADC在許多方面都與理想ADC不同。折合到輸入端的噪聲肯定與理想值有所不同，其對整個ADC傳遞函數的影響如圖1所示。隨著模擬輸入電壓的增加，“理想”ADC（如圖1a所示）保持恒定的輸出代碼，直到到達轉換區域，此時它會立即跳轉到下一個值，一直保持在那里，直到到達下一個轉換區域。理論上完美的ADC具有零代碼轉換噪聲，轉換區域寬度等于零。實際ADC具有一定數量的代碼轉換噪聲，因此具有有限的轉換區域寬度。圖1b顯示了代碼轉換噪聲的寬度約為<>個最低有效位（LSB）峰峰值的情況。
圖1.代碼轉換噪聲（折合到輸入端的噪聲）及其對ADC傳遞函數的影響。
在內部，所有ADC電路都會因電阻噪聲和“kT/C”噪聲而產生一定量的均方根噪聲。這種噪聲甚至對于直流輸入信號也存在，它解釋了代碼轉換噪聲，現在通常稱為折合到輸入端的噪聲。折合到輸入端的噪聲通常通過檢查多個輸出樣本的直方圖來表征，而ADC的輸入則保持在直流值不變。大多數高速或高分辨率ADC的輸出是代碼分布，通常以直流輸入的標稱值為中心（見圖2）。
為了測量折合到輸入端的噪聲量，ADC的輸入要么接地，要么連接到高度去耦的電壓源，并收集大量輸出樣本并繪制為直方圖（如果輸入標稱值為零伏，則稱為接地輸入直方圖）。由于噪聲近似于高斯，因此可以計算的直方圖σ的標準偏差對應于有效輸入均方根噪聲。有關如何根據直方圖數據計算σ值的詳細說明，請參閱進一步閱讀 6。通常的做法是用LSBs均方根來表示這種均方根噪聲，對應于以ADC滿量程輸入范圍為基準的均方根電壓。如果模擬輸入范圍表示為數字或計數，則輸入值（如σ）可以表示為LSB數量的計數。
圖2.折合到輸入端的噪聲對具有少量DNL的ADC的ADC接地輸入直方圖的影響。
雖然ADC固有的微分非線性（DNL）會導致與理想高斯分布的偏差（例如，圖2中可以看到一些DNL），但它至少應該近似于高斯分布。如果存在顯著的DNL，則應計算幾種不同直流輸入電壓的σ值，并將結果取平均值。如果代碼分布明顯非高斯分布，例如大而明顯的峰值和谷值，這可能表明ADC設計不佳，或者更有可能表明PCB布局不佳、接地技術不良或電源去耦不當（見圖3）。另一個問題跡象是，當直流輸入掃過ADC輸入電壓范圍時，分布寬度發生劇烈變化。
圖3.接地輸入直方圖，用于設計不良的ADC和/或布局、接地或去耦不良的情況。
無噪聲（無閃爍）代碼分辨率
ADC的無噪聲碼分辨率是分辨率位數，超過該位數就不可能明確分辨單個代碼。這種限制是由于與上述所有ADC相關的有效輸入噪聲（或折合到輸入端的噪聲）造成的，通常表示為LSBs均方根單位的均方根量。乘以系數6.6可將均方根噪聲轉換為峰峰值噪聲的有用度量，即可以識別代碼的實際不確定性，以LSB的峰峰值表示。由于N位ADC的總范圍（或跨度）為2N因此，LSB，無噪聲計數的總數等于：
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通過計算以 2 為底的對數，可以將無噪聲計數的數量轉換為無噪聲（二進制）代碼分辨率，如下所示：
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無噪聲碼分辨率規范通常與高分辨率Σ-Δ測量ADC相關。它通常是采樣速率、數字濾波器帶寬和可編程增益放大器（PGA）增益（因此輸入范圍）的函數。圖4所示為典型表格，取自AD7730 Σ-Δ型ADC的數據手冊。
圖4.AD7730 Σ-Δ型ADC的無噪聲代碼分辨率。
請注意，對于50 Hz的輸出數據速率和±10 mV的輸入范圍，無噪聲碼分辨率為16.5位（80，000個無噪聲計數）。這些條件下的建立時間為460 ms，使該ADC成為精密電子秤應用的理想選擇。適用于精密測量應用的高分辨率Σ-Δ型ADC的大多數數據手冊中都提供了此類數據。
滿量程范圍與均方根輸入噪聲（而不是峰峰值噪聲）之比有時用于計算分辨率。在這種情況下，使用術語有效分辨率。請注意，在相同條件下，有效分辨率大于通過日志進行無噪聲代碼解析2（6.6），或大約 2.7 位。
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一些制造商更喜歡指定有效分辨率而不是無噪聲代碼分辨率，因為這會產生更多的位數——用戶應仔細檢查數據手冊，以確保實際指定了哪個。
數字平均可提高分辨率并降低噪聲
折合到輸入端的噪聲的影響可以通過數字平均來降低。考慮一個16位ADC，它具有15個無噪聲位，采樣速率為100 kSPS。對每個輸出樣本的不變信號進行兩次測量平均，可將有效采樣速率降低到50 kSPS，并將SNR提高3 dB，無噪聲位數提高到15.5。對每個輸出樣本進行四次測量的平均值可將采樣速率降低至25 kSPS，并將SNR提高6 dB，無噪聲位數提高至16 dB。
我們可以更進一步，平均每個輸出 16 次測量;輸出采樣速率降低到6.25 kSPS，SNR又增加了6 dB，無噪聲位數增加到17 dB。平均中的算術精度必須對更多的有效位進行，以獲得額外的“分辨率”。
平均過程還有助于消除ADC傳遞函數中的DNL誤差。對于ADC在量化級別k缺少代碼的簡單情況，可以說明這一點。即使由于 DNL 誤差較大而缺少代碼 k，兩個相鄰代碼 k – 1 和 k + 1 的 平均值等于 k。
因此，該技術可以有效地用于增加ADC的動態范圍，但代價是總輸出采樣速率和額外的數字硬件。還應注意的是，平均不會校正ADC固有的積分非線性。
現在，考慮一個ADC的情況，它具有極低的輸入參考噪聲，無論采集多少樣本，直方圖都會顯示單個代碼。數字平均對這款ADC有什么作用？這個答案很簡單——它什么也做不了！無論平均多少樣本，答案都是一樣的。但是，一旦向輸入信號添加了足夠的噪聲，使直方圖中有多個代碼，平均方法就會再次開始工作。因此，有趣的是，一些少量的噪聲是好的（至少就平均方法而言）;但是，輸入端的噪聲越多，實現相同分辨率所需的平均就越多。
不要將有效位數 （ENOB） 與有效分辨率或無噪聲代碼分辨率混淆
由于術語的相似性，有效位數和有效分辨率通常被假定為相等。事實并非如此。
有效位數（ENOB）來自ADC被滿量程正弦波輸入信號激勵時對ADC輸出的FFT分析。計算所有噪聲和失真項的平方根和（RSS）值，并將信號與噪聲和失真的比定義為SINAD或S/（N+D）。完美N位ADC的理論信噪比由下式給出：
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ENOB的計算方法是將ADC計算的SINAD代入式中的SNR，并求解方程N。
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用于計算SINAD和ENOB的噪聲和失真不僅包括折合到輸入端的噪聲，還包括量化噪聲和失真項。SINAD和ENOB用于測量ADC的動態性能，而有效分辨率和無噪聲代碼分辨率用于測量ADC在基本直流輸入條件下的噪聲，其中量化噪聲不是問題。
使用噪聲抖動來增加ADC的無雜散動態范圍
無雜散動態范圍（SFDR）是均方根信號幅度與峰值雜散頻譜分量的均方根值之比。在高速ADC中最大化SFDR的兩個基本限制是前端放大器和采樣保持電路產生的失真;以及由ADC編碼器部分傳遞函數中的非線性產生的。實現高SFDR的關鍵是最小化兩個非線性源。
ADC外部無需采取任何措施，以顯著降低其前端引起的固有失真。但是，ADC編碼器傳遞函數中的差分非線性可以通過正確使用抖動（有意與模擬輸入信號相加的外部噪聲）來降低。
抖動可用于在某些條件下改善ADC的SFDR（參見延伸閱讀2-5）。例如，即使在完美的ADC中，量化噪聲和輸入信號之間也存在一定的相關性。這種相關性會降低ADC的SFDR，特別是當輸入信號是采樣頻率的精確子倍數時。將大約1/2 LSB rms的寬帶噪聲與輸入信號相加，往往會使量化噪聲隨機化，并將這種影響降至最低（見圖5a）。然而，在大多數系統中，已經位于信號頂部的噪聲（包括ADC的輸入參考噪聲）消除了對額外抖動噪聲的需求。將寬帶均方根噪聲水平提高到大約<>LSB以上將按比例降低SNR，并且不會帶來額外的改善。
已經開發了其他方案，使用大量抖動噪聲來隨機化ADC的傳遞函數。圖5b示出了包含驅動DAC的偽隨機數發生器的抖動噪聲源。該信號從ADC輸入信號中減去，然后以數字方式添加到ADC輸出中，因此不會顯著降低SNR。然而，這種技術的固有缺點是，必須減小輸入信號擺幅，以防止隨著抖動信號幅度的增加而過驅ADC。請注意，雖然該方案改善了ADC編碼器非線性產生的失真，但并未顯著改善其前端產生的失真。
圖5.使用抖動隨機化ADC傳遞函數。
另一種更容易實現的方法（特別是在寬帶接收器中）是在目標信號頻帶之外注入窄帶抖動信號，如圖6所示。通常，在直流附近的頻率范圍內沒有信號分量，因此該低頻區域通常用于這種抖動信號。抖動信號的另一個可能位置略低于fS/2.抖動信號相對于信號帶寬僅占用很小的帶寬（通常幾百kHz的帶寬就足夠了），因此SNR不會發生明顯的下降，就像抖動是寬帶時一樣。
圖6.注入帶外抖動以改善ADC SFDR。
量程流水線ADC，例如6645位、14 MSPS ADC（見圖105）AD7，在ADC范圍內的特定代碼轉換點處發生非常小的差分非線性誤差。AD6645內置一個5位ADC （ADC1），后接一個5位ADC2和一個6位ADC3。唯一顯著的DNL誤差發生在ADC1轉換點，第二級和第三級DNL誤差最小。有 2 個5= 32個與ADC1相關的決策點，每68.75 mV發生一次（29= 512 LSB），適用于 2.2V 滿量程輸入范圍。圖8顯示了這些非線性的夸張表示。
圖7.AD6645 14位、105 MSPS ADC簡化框圖
圖8.AD6645子量程點DNL誤差（夸大）。
當模擬輸入高達約200 MHz時，與編碼器產生的失真分量相比，AD6645前端產生的失真元件可以忽略不計。也就是說，AD6645傳遞函數的靜態非線性是SFDR的主要限制。
目標是選擇適當數量的帶外抖動，以便這些小DNL誤差的影響在整個ADC輸入范圍內隨機化，從而降低平均DNL誤差。實驗確定，使峰峰值抖動噪聲覆蓋大約兩個ADC1轉換可以最好地改善DNL。隨著噪聲水平的提高，DNL沒有顯著改善。兩個ADC1轉換覆蓋1024 LSB的峰峰值，或大約155 （= 1024/6.6） LSB rms。
圖9所示的第一個圖顯示了輸入信號范圍一小部分的無抖動DNL，包括兩個間隔為68.75 mV （512 LSB）的子量程點。第二張圖顯示了添加（后來濾除）155 LSB的均方根抖動后的DNL。此抖動量對應于大約 –20.6 dBm。請注意 DNL 的顯著改進。
圖9.AD6645 DNL圖，無抖動和帶抖動。
抖動噪聲可以通過多種方式產生。例如，可以使用噪聲二極管，但簡單地放大寬帶雙極性運算放大器的輸入電壓噪聲可提供更經濟的解決方案。這種方法將在別處（延伸閱讀3、4和5）中詳細描述，本文將不討論。
使用深（10，1，048點）FFT時，使用帶外抖動可獲得的SFDR顯著改善，其中AD576以6645 MSPS采樣–35 dBm、30.5 MHz信號。請注意，沒有抖動的SFDR約為80 dBFS，而有抖動的SFDR約為92 dBFS，這是108 dB的實質性改進！
圖 10.FFT圖顯示AD6645 SFDR，沒有抖動，也沒有使用抖動。
ADI公司于6645年推出的AD2000 ADC直到最近才代表了SFDR性能的極致。自推出以來的幾年中，工藝技術和電路設計的改進使ADC的性能更加提高，例如AD9444（14位，80 MSPS）、AD9445（14位、105 MSPS和125 MSPS速度等級）和AD9446（16位、80 MSPS和100 MSPS速度等級）。 這些ADC具有非常高的SFDR（對于90 MHz滿量程輸入信號，通常大于70 dBc）和低DNL。盡管如此，添加適當的帶外抖動信號可以改善某些輸入信號條件下的SFDR。
圖11對AD9444的FFT圖進行了建模，有抖動和不帶抖動。可以看出，在給定的輸入條件下，增加抖動可使SFDR提高25 dB。數據是使用ADIsimADC獲取的?程序和AD9444模型。
圖 11.AD9444 14位、80MSPS ADC;fS= 80 兆字節， f在= 30.5 MHz，信號幅度 = –40 dBFS。
盡管圖10和圖11所示的結果相當引人注目，但不應假設增加帶外噪聲抖動總能改善ADC在所有條件下的SFDR。我們重申，抖動不會改善ADC前端電路的線性度。即使使用近乎理想的前端，抖動的影響也將高度依賴于輸入信號的幅度和抖動信號本身的幅度。例如，當信號接近ADC的滿量程輸入范圍時，傳遞函數的積分非線性可能成為決定SFDR的限制因素，抖動將無濟于事。無論如何，都應仔細研究數據手冊——在某些情況下，可能會顯示抖動和未抖動數據，以及幅度和帶寬建議。抖動可能是較新的中頻采樣ADC的內置功能。
總結
在本討論中，我們考慮了所有ADC通用的折合到輸入端的噪聲。在精密、低頻測量應用中，通過使用較低的采樣速率和額外的硬件對ADC輸出數據進行數字平均，可以降低這種噪聲的影響。雖然這種平均過程實際上可以提高ADC的分辨率，但積分非線性誤差并沒有降低。只需少量的輸入參考噪聲即可通過平均技術提高分辨率;然而，使用增加的噪聲需要在平均值中有更多的樣本，因此達到了收益遞減點。
在某些高速ADC應用中，增加適量的帶外噪聲抖動可以改善ADC的DNL并提高其SFDR。然而，抖動在改善SFDR方面的有效性在很大程度上取決于所考慮的ADC的特性。
審核編輯：郭婷
工商網監
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