1.什么是去耦以及為什么要去耦？

模電書上講的去耦大多是講電源的去耦，就是一個(gè)電路的各個(gè)單元共用同一電源供電，為了防止各單元之間的耦合，需加去耦電路。 ? 造成耦合的原因有:

數(shù)字電路——在電平翻轉(zhuǎn)時(shí)的瞬間會(huì)有較大的電流，且會(huì)在供電線路上產(chǎn)生自感電壓。

功率放大電路——因電流較大，此電流流過電源的內(nèi)阻和公共地和電源線路時(shí)產(chǎn)生電壓，使得電源電壓有波動(dòng)。

高頻電路——電路中有高頻部分因輻射和耦合在電源上產(chǎn)生干擾。

這些干擾會(huì)對(duì)同一供電電路中的對(duì)電源電壓較敏感或精度要求較高的部分.比如微弱小信號(hào)放大器、AD轉(zhuǎn)換器等產(chǎn)生干擾，或者相互干擾，嚴(yán)重時(shí)使整個(gè)電路無(wú)法工作。為了阻止這種干擾，可以加電源去耦電路來(lái)解決，一般常用的電源去耦電路有RC或LC電路，要求較高的另加用穩(wěn)壓電路。 ?

一般需要在以下位置放置去耦電容：

處理器芯片的每一個(gè)電源引腳;

接插件的電源和信號(hào)引腳﹔

運(yùn)放/比較器的電源引腳﹔

ADC和DAC的電源引腳;電路板上其他有可能發(fā)生電流波動(dòng)的位置。

2.為什么電容可以去耦?

（1）電源噪聲一般是高頻交流分量，而電容具有通交隔直的功能，所以電容以去除高頻噪聲分量，實(shí)現(xiàn)去耦。 ? （2）通過降低電源系統(tǒng)輸出阻抗，可以減少后級(jí)的負(fù)載變化對(duì)于電源輸出電壓的影響，而電容可以實(shí)現(xiàn)降低輸出阻抗的要求。（因?yàn)檩敵?a target="_blank">電阻越小，可以減小負(fù)載瞬時(shí)電流突然變大導(dǎo)致的輸出電壓跌落(也就是電壓波動(dòng))）。 ? （另一種降低輸出阻抗的去耦方式是縮短電源層和地層的距離）。 ?

3.理想電容和實(shí)際電容的特性

? 雖然我們都知道電容具有通交隔直的功能。但是在實(shí)際使用過程中，我們還需要了解實(shí)際電容的特性，這樣才能選擇根據(jù)去耦電路的實(shí)際需求去選擇最合適的電容。 ? （1）理想電容VS實(shí)際電容：

理想的電容：本身不會(huì)產(chǎn)生任何能量損耗，在任意頻率下都呈現(xiàn)容性。

實(shí)際電容：實(shí)際上，因?yàn)橹圃祀娙莸牟牧嫌须娮瑁娙莸慕^緣介質(zhì)有損耗，各種原因?qū)е码娙葑兊貌弧巴昝馈薄?shí)際上的電容等于等效串聯(lián)電感ESL、等效串聯(lián)電阻ESR、與理想電容的串聯(lián)，因此其特性與頻率有關(guān)。

（2）實(shí)際電容的模型： 實(shí)際的電容會(huì)存在一些能量損耗，在外部的表現(xiàn)就像一個(gè)電阻跟電容串聯(lián)在一起（等效串聯(lián)電阻ESR）。另一方面，由于引線、卷繞等物理結(jié)構(gòu)因素，電容內(nèi)部還存在著電感成分（等效串聯(lián)電感ESL）。電容器中存在一些泄漏或體電阻(體電阻Rbulk?)，它與理想電容、ESL 和 ESR 并聯(lián)存在。下圖顯示真正實(shí)際的電容模型和阻抗。 ?

由于電容器中的介電材料具有很強(qiáng)的絕緣性，因此 Rbulk 的值通常非常大（~100 GOhms），因此在計(jì)算電容器的阻抗時(shí)可以忽略它。因此，我們?cè)谶x擇電容時(shí)需要重點(diǎn)關(guān)注ESL和ESR值。

? （3）ESR和ESL對(duì)于電容濾波作用的影響： ? ESR:——會(huì)導(dǎo)致電壓突變！ ESR通常是在100mΩ ~ 1000mΩ不等，假如你的芯片電源會(huì)有一個(gè)非常短暫的100mA的peak current, 而且這個(gè)電流幾乎是去耦電容來(lái)提供的, 如果你的電容ESR有1Ω,想象一下100mA的電流流過這個(gè)電阻, 到達(dá)另一端的時(shí)候, 已然有了100mV的壓降了. ? ESL——會(huì)影響濾波的工作頻率和高頻濾波效果。 下圖顯示了 ESL 如何影響具有 0.01 歐姆 ESR 的理論 10 nF 電容器的阻抗。各種曲線顯示了不同 ESL 值（1 nH、10 nH 和 100 nH）的阻抗曲線。 ?

從上圖中，我們看到阻抗在自諧振頻率（也就是最低那個(gè)點(diǎn)）之前是容性的，（阻抗隨頻率升高而減少，呈現(xiàn)容性）而與 ESL 值無(wú)關(guān)；然后在高于自諧振頻率之后變?yōu)楦行裕ㄒ驗(yàn)檫@時(shí)候阻抗隨著頻率升高而增大，呈現(xiàn)感性）。

電容的最佳濾波效果就是這個(gè)自諧振頻率處，所以對(duì)于EMC的RE輻射問題，我們一般都是將輻射超標(biāo)點(diǎn)頻率作為自諧振頻率點(diǎn)，然后根據(jù)這個(gè)曲線去選電容。

這樣降低ESL就有雙重意義了： 1.降低ESL，可以提高自諧振頻率，也就是上圖中最低那個(gè)點(diǎn)的頻率右移。這樣就可以讓電容可以前面更寬的范圍保持容性。 ? 因?yàn)椋弘娙莸腖C自諧振頻率Fs，是由下面的公式計(jì)算的：

2.降低ESL，降低高頻區(qū)域的阻抗，因?yàn)樵陬l率超過超過自諧振頻率fs之后，電容呈現(xiàn)的是感抗，跟ESL相關(guān)，這時(shí)候降低ESL，就可以降低電容的阻抗。 ? 所以結(jié)論就是：為了提高電容的去耦濾波作用，一定要選用低ESR和低ESL的電容！！！ （一般電容容值越高，ESL越大，這就是為什么一般用大電容濾低頻，小電容濾高頻的原因（因?yàn)樾‰娙軪SL小，自諧振頻率高））

? 4.去耦電容的選型——容值及自諧振頻率

（1）容值 對(duì)于芯片電源引腳級(jí)別的濾波，一般可以從容值方面進(jìn)行選型： 可以參照以下三種方法： （1）參照芯片規(guī)格書overshoot電壓手動(dòng)計(jì)算 （2）經(jīng)驗(yàn)值（按照100倍原則：比如10pF, 1nF，0.1uF） （3）元器件規(guī)格書（YYDS）

（2）自諧振頻率

對(duì)于EMC RE輻射超標(biāo)問題，或者某些對(duì)于電源紋波特別敏感的芯片，這時(shí)候就要根據(jù)噪聲頻點(diǎn)，并結(jié)合電容的自諧振頻率去選電容了。 ?

如果是想要濾除單個(gè)點(diǎn)噪聲，可以選擇噪聲頻點(diǎn)略低于自諧振頻率的電容，這時(shí)候可以達(dá)到最佳的濾波效果。

如果找不到合適封裝的怎么辦？

那可以選擇多個(gè)容值的電容，將他們并聯(lián)起來(lái)，并聯(lián)使用多個(gè)相同的電容會(huì)增加總等效電容并降低 PDN 阻抗，但不會(huì)改變諧振頻率。（多個(gè)電容并聯(lián)可以降低ESL）

如果噪聲頻點(diǎn)是一個(gè)范圍，那就需要選擇多個(gè)容值的電容。

5.去耦電容的放置要求 （1）就近原則：

去耦電容應(yīng)盡可能的靠近芯片的電源引腳。減小去耦電容和芯片之間走線的寄生電感，去耦效果更好。

（2）越小越近的原則：

小容值電容最靠近芯片，然后按照容值遞增的原則依次遠(yuǎn)離芯片（遠(yuǎn)離是相對(duì)的，前提是遵循就近原則）。小電容負(fù)責(zé)高頻響應(yīng)，應(yīng)該更靠近芯片縮短響應(yīng)的時(shí)間。并且小電容可以濾除高頻噪聲，若距離芯片太遠(yuǎn)，則電容和芯片之間的走線會(huì)重新拾取噪聲，削弱去噪效果。
（3）電源線先經(jīng)過去耦電容再連接至芯片引腳： （4）多個(gè)電容并聯(lián)時(shí)，最好不要平行并排放（有互感），可以改為：

編輯：黃飛

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