本應用筆記定義了高速數模轉換器（DAC）的建立和保持時間，并確定了它們的正確解釋。高速DAC通常將這兩個參數指定為“有符號”值，并且根據數據轉換解釋它們可能具有挑戰性。本文中介紹的應用程序有助于抵消這一挑戰。

介紹

滿足高速數模轉換器（DAC）的數字定時要求對于實現最高性能至關重要。隨著時鐘頻率的增加，數據接口的建立和保持時間成為系統設計人員關注的重要問題。本應用筆記旨在全面解釋與Analog高性能轉換器解決方案相關的設置和保持時間。

定義建立和保持時間

設置時間（tS） 描述了時間點數據必須相對于 DAC 時鐘轉換處于有效的邏輯電平。保持時間（tH），另一方面，指定數據在設備捕獲/采樣后何時可以更改。圖1顯示了參照上升沿時鐘信號建立和保持時間。特定器件時鐘信號的有效邊沿可以是上升沿/下降沿，也可以是用戶可選的，如MAX5895 16位、500Msps插值和調制雙通道DAC，具有CMOS輸入。

圖1.以上升沿時鐘信號為基準設置和保持時間。

采用CMOS技術設計的數字電路通常在電源軌之間的中間電壓處切換。因此，時間參考標記位于信號邊沿的中點。圖1中的波形位置顯示了建立和保持時間的典型條件。請注意，此設置的兩個參數的量級均為正。當設置或保持時間的指定值為負值時，可能會出現混淆。

MAX5891 600Msps、16位DAC為該中點條件提供了出色的案例研究示例。設定時間為-1.5ns，保持時間為2.6ns。圖2給出了MAX5891的最短設置時間。請注意，實際上，數據轉換發生在捕獲時鐘轉換之后。圖 3 顯示了同一器件的最短保持時間。

圖2.MAX5891的最短設置時間。

圖3.MAX5891的最短保持時間。

滿足這些時序規范要求用戶分析數據源的傳播延遲和抖動規格。傳播延遲決定了時鐘的標稱時序要求，而抖動規格則設定了可用裕量。為了解釋這種關系，請考慮一個傳播延遲為1.5ns的邏輯門。MAX5891在邏輯門上使用相同的時鐘信號，剛好滿足圖2所示的建立時間。在這種情況下，溫度漂移、時鐘或數據抖動或器件間變化沒有余量。

用于優化設置和保持時間的兩種技術包括增加時鐘延遲和匹配走線長度。在數據源和DAC之間添加時鐘延遲有助于解決上一示例中的傳播延遲問題。匹配數字源和DAC輸入引腳之間的走線長度可確保抖動和漂移的影響不會導致單個位滑入下一個時鐘周期。請記住，我們正在處理由多條數據線組成的高速數字數據總線。所有這些位必須始終滿足時序規格。

結論

對高頻數據進行計時存在許多挑戰?？朔@些挑戰需要設計或系統級工程師充分了解其信號鏈中所有器件的規格。未能滿足鏈中任何設備的要求將導致系統性能下降。性能障礙可能表現為DAC輸出精度降低或時鐘頻率受限。

審核編輯：郭婷