幾十年來，數據轉換器一直是模擬現實世界和數字世界之間的橋梁。從占用多個機架空間并消耗大量功率的分立元件開始（如 11 W 的 DATRAC 50 位 500 kSPS 真空管 ADC），它們已經演變成高度集成的單片硅 IC [1]。自從第一個商用數據轉換器問世以來，對更快數據速率的永不滿足的需求意味著數據轉換器的開發必須跟上步伐。ADC的最新化身是RF采樣ADC，采樣速度在GHz范圍內。

架構開發的進步加上半導體技術的快速發展，使單片硅形式的模數轉換器（ADC）得以實現。自1990年代以來，CMOS技術已經能夠與構成數據轉換器構建模塊的分立模擬電路的質量保持同步。將構建模塊集成到單片硅片中可實現更節能和節省空間的設計。現在，摩爾定律不僅適用于數字IC設計，也適用于模擬設計[2]。人們只需要觀察過去二十年（1990年代中期至今）就能看到技術的快速增長。技術的這種增長刺激了對更快數據轉換的需求，從而開發了帶寬越來越高的數據轉換器。

多年來，硅技術已經足夠先進，現在可以經濟地設計具有更強大數字處理功能的模數轉換器（ADC）。早期ADC設計使用的數字電路很少，主要用于糾錯和數字驅動器。新的GSPS（每秒千兆采樣）轉換器（也稱為RF采樣ADC）采用先進的65 nm CMOS技術，可以提供更多的數字處理能力，以增強ADC的性能。這使得數據轉換器能夠從1990年代中期和2000年代的ADC（大A，小D轉換器）轉變為ADC（小A，大D轉換器）。這并不意味著模擬電路及其性能已經縮小，但數字電路的數量急劇增加，以補充模擬性能。這些附加功能允許ADC在ADC芯片中快速進行大量數字處理，并占用FPGA的部分數字處理負載。這為系統設計人員開辟了許多其他可能性。現在，使用這些新型先進GSPS ADC，系統設計人員只需為多個平臺設計一個硬件，并有效地使用軟件重新配置相同的硬件以適應新應用。

高速增強的數字處理

CMOS工藝中不斷縮小的幾何尺寸與先進的設計架構相結合，意味著ADC首次可以使用數字處理技術來提高其性能。這一突破是在1990年代初實現的，ADC設計人員自[1]以來就沒有回頭。隨著硅工藝的改進（從0.5 μm，0.35 μm，0.18 μm和65 nm），轉換速度提高。但是，隨著幾何形狀的縮小，晶體管雖然越來越快（導致更高的帶寬），但在模擬設計（如GM（跨導））的性能方面提供了略差的特性。這可以通過添加越來越多的校正邏輯來補償。然而，硅仍然足夠昂貴，以至于ADC內部的數字電路數量仍然相對適中。一個示例的框圖如圖 1 所示。

圖1.具有最少數字糾錯邏輯的早期單芯片ADC。

隨著硅技術向 65 nm 等深亞微米幾何形狀的進步，規模經濟使得在數據轉換器中添加大量數字處理成為可能，此外還可以更快地運行內核（1 GSPS 或更高）[2]。這是二次檢查的突破性進展。通常，數字信號處理由ASIC或FPGA處理，具體取決于系統性能和成本要求。ASIC是針對特定應用的，需要大量資金進行開發。因此，設計人員通常會長時間運行ASIC設計，以延長ASIC開發的投資回報。FPGA是ASIC的更便宜的替代品，不需要龐大的開發預算。然而，由于FPGA試圖成為每個人的一切，其信號處理能力受到速度和功率效率的阻礙。這是可以理解的，因為它們提供了ASIC無法提供的靈活性和可重構性。圖2顯示了具有可配置數字處理模塊的RF采樣ADC（也稱為GSPS ADC）的框圖。

圖2.帶數字處理模塊的 GSPS ADC。

新一代GSPS ADC將徹底改變無線電設計，因為它們為設計表帶來了很大的靈活性，其中一些將在下文中討論：

高速數字處理

早期的無線電將使用模擬混頻器和級聯數字下變頻器（DDC）的混合，以便將信號降低到基帶進行處理。這涉及許多硬件（模擬混音）和電源（在ASIC/FPGA中的模擬和DDC中）。借助新一代RF采樣ADC，DDC可以使用完全自定義的數字邏輯在ADC內部以一定速度運行。這意味著處理更加節能。

通過 JESD204B 實現 I/O 靈活性

新一代RF采樣ADC不僅具有GSPS采樣能力，而且還避開了高速串行接口的過時的LVDS輸出。新的JEDEC JESD204B規范允許通過CML（電流模式邏輯）以每通道高達12.5 Gbps的高通道速率傳輸數字輸出數據。這提供了高水平的 I/O 靈活性。例如，ADC可以在全帶寬模式下工作，并在多個通道上傳輸數字數據，或者使用一個可用的DDC并在一個通道上傳輸抽取和處理的數據，只要輸出通道速率保持在每通道12.5 Gbps以下。

可擴展的硬件設計

DDC 的使用在硬件設計方面提供了新的靈活性。系統設計人員現在可以凍結ADC和FPGA的硬件設計，只需進行最少的更改，就可以將系統重新配置為不同的帶寬，只要ADC能夠支持它。例如，無線電可以設計為全帶寬ADC（RF采樣ADC），或者使用可用的DDC設計為IF采樣ADC（中頻帶ADC）。系統中唯一的變化是在RF側，IF ADC可能需要一些最小的額外混頻。大部分更改將發生在為新帶寬配置ADC所需的軟件中。但是，ADC + FPGA硬件設計幾乎可以保持不變。這提供了一種參考硬件設計，可以滿足許多平臺及其要求，軟件是唯一的變量。

其他附加功能

深亞微米CMOS工藝允許的高集成度迎來了一個時代，越來越多的功能被內置到ADC中。其中一些特性包括快速檢測CMOS輸出，可實現高效的AGC（自動增益控制）和信號監控（如峰值檢波器）。所有這些特性都有助于減少外部元件和設計時間，從而有助于系統設計。

通信接收器設計靈活

ADC的一個非常常見的用例是通信接收器系統設計。關于軟件定義無線電（SDR）和使用ADC的通信接收器已經有許多出版物，這超出了本次討論的范圍。老一代無線電接收器的框圖如圖3所示[1]。

圖3.用于蜂窩無線電的寬帶數字接收器。

GSM 無線電接收器的正常規格要求 ADC 中的噪聲頻譜密度 （NSD） 至少為 153 dBFS/Hz 或更高。眾所周知，NSD通過以下公式[3]連接到ADC的SNR：

其中：
信噪比以dBFS
f為單位s= ADC 采樣速率

傳統軟件無線電設計

在寬帶無線電應用中，一次采樣和轉換高達50 MHz的頻段的情況并不少見。為了正確數字化50 MHz頻段，ADC需要對至少五倍的帶寬或至少~250 MHz進行采樣。 將這些數字代入上述公式，ADC達到–153 dBFS/Hz的NSD規范所需的SNR約為72 dBFS。

圖4顯示了使用50 MSPS ADC對250 MHz頻段進行有效采樣的頻率規劃。該圖還顯示了第二和第三諧波帶的位置。

圖4.使用 50 MSPS ADC 的 250 MHz 寬帶無線電的頻率規劃。

ADC的任何采樣頻率都將落在ADC的第一奈奎斯特（DC – 125 MHz）頻段。這種現象稱為混疊，因此包括目標頻段在內的頻率，其二次和三次諧波有效地折返或混疊到第一奈奎斯特頻段。如圖 5 所示，如下所示：

圖5.第一奈奎斯特所示的可用頻段，具有二次和三次諧波。

除NSD規范外，GSM、LTE和LTE-A等蜂窩通信標準對SFDR（無雜散動態范圍）也有其他嚴格的要求。該規范給前端設計帶來了很大的壓力，因為前端設計能夠在對目標頻帶中的信號進行采樣時衰減不需要的信號。

牢記SFDR規范，傳統無線電前端設計的抗混疊濾波器要求變得非常難以滿足。滿足SFDR規范的最佳抗混疊濾波器（AAF）解決方案是實現帶通濾波器。通常，這些帶通濾波器的數量級為五個或更高。能夠滿足此類應用的SNR（或NSD）和SFDR要求的合適ADC是AD9467，16位、250 MSPS模數轉換器[4]。使用AD9467的蜂窩無線電應用的前端設計如圖6所示。

圖6.前端設計顯示放大器、抗混疊濾波器和250 MSPS時的ADC。

滿足SFDR要求的AAF的頻率響應如圖7所示。該系統的實現并非不可能，但帶來了許多設計挑戰。帶通濾波器是最難實現的濾波器之一，因為它涉及許多組件。在這種情況下，元件選擇是關鍵，因為元件之間的任何不匹配都會導致ADC輸出中出現不必要的雜散（SFDR）。除了復雜性之外，任何阻抗不匹配都會影響濾波器的增益平坦度。為了優化該濾波器設計以滿足通帶平坦度和阻帶抑制要求，需要進行大量的設計工作。

圖7.前端的帶通響應如圖6所示。

雖然這種無線電設計的前端實現可能很復雜，但確實可以工作，如跨頻率圖的SNR/SFDR性能所示（如圖8所示）。205 MHz時的FFT如圖9所示。但是，系統實現因以下原因而變得復雜：

過濾器設計。

FPGA必須專用I/O端口來捕獲LVDS數據（16對），這使得PCB設計變得復雜。

在FPGA中留出額外的處理能力用于數字信號處理。

圖8.圖16所示的250位、6 MSPS ADC設計的SNR/SFDR與頻率的關系。

圖9.205 MHz 時的 FFT，適用于圖 16 所示的 250 位、6 MSPS ADC 設計。

RF采樣ADC簡化并加快設計

RF采樣ADC方法使用過采樣然后抽取數據以改善動態范圍的技術[5]。深亞微米CMOS技術提供的速度優勢與密集的數字集成能力相結合，催生了RF采樣ADC的新時代，它可以完成比普通模數轉換更多的繁重工作。這些ADC具有更多的數字電路，可以快速處理信號。

對于系統設計人員來說，這意味著易于實施和其他靈活性，而這些靈活性迄今為止一直是ASIC/FPGA領域的一部分。上述相同的無線電設計示例可以使用RF采樣ADC實現。AD9680（14位、1 GSPS JESD204B、雙通道ADC）是新一代RF采樣ADC之一，還具有額外的數字處理能力[6]。該ADC在全采樣速率（1 GSPS）下的NSD為~67 dBFS [3]。這個信噪比還不是一個問題，因為它將在后面變得明顯。目標頻段與以前相同，但RF采樣ADC奈奎斯特區的頻率規劃要簡單得多，如圖10所示。這是因為與前面描述的示例（1 MHz）相比，該ADC的采樣頻率為250倍（<> GHz）。

圖 10.使用 50 GSPS ADC 的 1 MHz 寬帶無線電的頻率規劃。

從頻率規劃中可以明顯看出，這是一個比圖4所示方案更簡單的計劃。AAF 要求也放寬了，如圖 11 所示。在這種方法中，其思路是使用簡單的模擬前端設計，并將數字處理模塊留在RF采樣ADC內，以進行繁重的信號處理。

圖 11.用于 1 GSPS ADC 的 AAF 植入。

過采樣的好處基本上是將頻率規劃分散到奈奎斯特區，比250 MSPS奈奎斯特區大四倍。這極大地放寬了濾波要求，與250 MSPS ADC實現中使用的帶通濾波器相反，一個簡單的三階低通濾波器就足夠了。使用RF采樣ADC的簡化AAF實現如圖12所示。

圖 12.前端設計顯示放大器、抗混疊濾波器和ADC，速率為1 GSPS。

圖13顯示了低通濾波器響應。帶通響應也顯示為比較。低通濾波器實現了更好的通帶平坦度，并且在元件失配方面更易于管理。在匹配阻抗方面也更容易實現。此外，由于組件數量較少，系統的成本也降低了。前端設計的這種簡單性可以縮短設計時間。

圖 13.250 MSPS ADC 和 1 GSPS ADC 的 AAF 比較。

現代RF采樣ADC具有更多的數字處理能力，這意味著數字處理可以在ADC內部快速完成。如本文前所述，這可實現高能效和I/O效率設計。現在，系統設計人員可以使用他/她的FPGA中未使用的JESD204B收發器來處理來自其他RF采樣ADC的數據，這些ADC已經處理了數據（模數轉換、濾波和抽取）。這樣就可以有效地使用FPGA資源，同時增加無線電設計中的通道數量。

利用DDC，ADC可用作數字混頻器，以調諧至設計可能需要的任何IF。在此示例中，使用與上面討論的相同的頻率計劃。因此，使用具有實際混頻的抽取4選項來演示ADC的性能。如圖 14 所示。

圖 14.RF采樣速率為1 GSPS，DDC設置為抽取4。

在正常或全帶寬模式下，AD9680的SNR約為66 dBFS至67 dBFS。但是，當DDC運行時，抽取比設置為4時，可以額外獲得6 dB的處理增益[3]。這可確保保持動態范圍性能。由于RF采樣ADC的采樣速率為原始采樣速率的4×，因此諧波分散開來（如圖10所示）。RF采樣ADC中的DDC確保抽取濾波器以數字方式衰減不需要的信號。但是，落在目標頻帶中的諧波（高階或其他）仍將顯示，因為DDC允許它們通過。這可能是由放大器偽像或低通濾波器沒有足夠的衰減引起的。低通濾波器可以根據系統要求重新設計，以滿足其他雜散性能。圖15顯示了1 GSPS ADC的SNR/SFDR與輸入頻率的關系。從數據中可以清楚地看出，使用DDC可將SNR提高6 dB（由于處理增益）和SFDR。在全帶寬模式下運行時，SFDR通常受到二次或三次諧波的限制，而在DDC模式下（抽取4），它是最差的其他諧波。

圖 15.圖14所示的1位、12 GSPS ADC設計的SNR/SFDR與頻率的關系。

抽取輸出的FFT如圖16所示。使用 DDC 時，必須注意確保正確處理目標頻帶。在這種情況下，NCO被調諧到200 MHz，以便感興趣的頻段落在抽取的奈奎斯特的中心。這降低了 FPGA 的處理開銷。為了進行比較，AD9680在正常（全帶寬）工作下的FFT如圖17所示。

圖 16.205 GSPS ADC 上的 1 MHz FFT，抽取 4;NCO 調諧到 200 MHz。

圖 17.全帶寬模式下 205 GSPS ADC 上的 1 MHz FFT。

數據顯示，DDC除了改善帶內噪聲性能外，還提供無次諧波的干凈頻譜。由于DDC對數據進行濾波和抽取（至250 MSPS），因此它們還會降低輸出通道速率，從而為JESD204B串行接口提供靈活的選擇。這使系統設計人員可以在高通道速率（更昂貴）、低 I/O 數 FPGA 或低通道速率（更便宜）、高 I/O 數 FPGA 之間進行選擇。

結論

RF采樣ADC在系統設計中具有獨特的優勢，這在幾年前是不可能的。業界正在尋求加速基礎設施的設計和實施，以應對對更高帶寬的需求。設計時間和預算正在縮減，對更多軟件驅動的可擴展、可重新配置架構的需求有助于成為新常態。對帶寬需求的增加也伴隨著對更高容量的需求。這給FPGA I/O帶來了額外的壓力，RF采樣ADC可以通過使用其內部DDC來抵消壓力。

審核編輯：郭婷