現代 SA R和 ∑-Δ 型模數轉換器 (ADC) 的主要優勢之一是在設計中考慮了易用性，不僅簡化了系統設計人員的工作，而且允許對多代各種應用重復使用單個參考設計。在很多情況下，您可以構建一個參考設計長時間用于不同的應用。精密測量系統的硬件保持不變，而軟件實現可適應不同系統的需要。

這就是可重用的美妙之處，但實際生活中沒有萬事如意。多個應用采用單一設的主要缺點是，您放棄了實現dc、地震、音頻和更高帶寬應用的絕對最高可能性能所需的自定義和優化。在急于重用和完成設計的過程中，往往會犧牲精確性能。其容易忽略和忽視的一個主要方面是時鐘。在本文中，我們將討論時鐘的重要性，并為正確設計高性能轉換器提供指導。

ADC基礎知識

抖動和信噪比之間的關系

在查閱現有文獻時，我們看到了有關ADC性能依賴于抖動參數的大量描述，并且通常此類標題會包含“高速”一詞，這不無道理。為了考察抖動和信噪比(SNR)之間的關系，首先來看SNR數值和rms抖動之間的關系。

如果抖動是系統中的主要噪聲源，則此關系簡化為：

如果有不同的噪聲源，則需要使用等式2來計算組合SNR：

其中：

ev?是簡化的電壓噪聲rms

δtRMS?是以各種來源的rms總和估算的總rms抖動：

求和對不相關噪聲源有效。利用等式2，可得到基于熱噪聲(e2v)和抖動噪聲的SNR。抖動對SNR的影響取決于輸入頻(fIN)。這表示在較高的頻率下，SNR主要由抖動定義。圖1所示是根據等式1和等式2得到的受抖動影響的理想和實際ADC的曲線。圖1中的曲線在高速ADC數據手冊中很常見，但通常在MHz范圍開始。對于精密ADC，我們將進一步在kHz范圍內展示相同的依賴關系。我們使SNR超過108dB（參見圖1），精密ADC現在能夠做到這一點。這正是AD7768-1的用武之地。

圖1. 不同抖動水平下 SNR 和 fIN的關系。

查看圖1中的曲線，可以看到僅當σtRMS超過300ps時，AD7768-1轉換1kHz信號（灰色線）才會受到時鐘抖動的影響。我們可以調整變量并顯示特定ENOB和fIN的抖動要求：

圖2. 在轉換器不同ENOB下最大允許抖動和fIN的關系。

目前高精度轉換器的目標抖動使得設計人員不能選擇使用通用振蕩器（如555定時器振蕩器）或許多微控制器或基于FPGA的時鐘發生器。我們只能選擇晶體(XTAL)和鎖相環(PLL)振蕩器。新型MEMS振蕩器技術也會適用。

過采樣技術在這里有用嗎？

在等式1和等式2中可以觀察到重要的一點，抖動對采樣頻率沒有明顯的依賴關系。這意味著，很難通過過采樣技術（平面或噪聲整形）來減少抖動的影響。過采樣在高精度系統中很常見，但在對抗抖動噪聲方面幾乎沒有什么作用。與采樣頻率的關系見等式4

其中：

L(f)是相位噪聲頻譜單邊帶(SSB)密度函數

fmin和fmax是與特定測量相關的頻率范圍。

一般來說，增加fS對改善抖動影響用處不大。理論上講，ADC的過采樣率會減少一些寬帶抖動影響。3在量化噪聲和熱噪聲方面，噪聲整形是抑制目標頻段噪聲的一種非常有效的方法。如等式7所示，與噪聲抖動抑制相比，增加過采樣率能夠更快地抵制量化噪聲（等式5）。這使得抖動在利用噪聲整形的過采樣結構中更加突出。在奈奎斯特轉換器中，這可能沒有那么嚴重。圖3以二階∑-ΔADC和新四階∑-ΔADC為例說明了這一現象。

圖3.過采樣將量化噪聲降至低于抖動導致的噪聲限值。

A 點顯示四階∑-Δ ADC 要求時鐘抖動低于 30 ps。

B點說明采用較早技術的二階整形器進行200 kHz轉換時不受高達 200 ps 抖動水平影響。

使用基本誤差為Δ的N階整形器在過采樣率M下整形的量化噪聲之間的關系：

過采樣率M和抖動量之間的關系：

等式7顯示二階噪聲整形(N = 2)。應將注意力放M上，M現在以5次方變化。

不同代的轉換器會看到一些共同的關系特性。一階噪聲整形器隱藏抖動的時間最長，從而將三次關系推進到~1/M3，而四階∑-Δ將獲得~1/M9的關系。抖動最多會降低1/M,，而這通常假定存在較強的寬帶頻率分量，而非關系1/(fN)。

信號振幅會改變現狀嗎？

等式2顯示分子和分母中均有振幅，使振幅和SNR值之間無法實現良好的平衡。在衰減信號中，除了抖動外，熱噪聲開始限制動態范圍，從而使SNR變差。因此，我們可以看到，如果通過新的精密ADC來實現足夠低的噪聲，精密ADC將在幾乎所有應用（dc/地震應用除外）中受到抖動限制。

時鐘抖動也會有頻譜

在前面的介紹中，我們確立了信號、總電壓噪聲和時鐘抖動rms之間關系。SNR通過非常簡單的等式2將這三者聯系在一起。SNR是用于比較電路設計的一個很好的基準，但在實際應用中未必可行。在很多應用中，專門針對SNR的設計不夠理想。因此，無雜散動態范圍(SFDR)成為設計目標。在新的高精度系統中，可實現140dB甚至150dB的SFDR。

由時鐘源導致信號失真的過程可以通過混合二者來檢查?？刹捎肍M調制理論分析頻域。得到的快速傅立葉變換(FFT)頻譜是時鐘源頻譜與輸入信號頻譜混合的產物。為查看我們的ADC如何受此影響，我們引入了相位噪聲。抖動和相位噪聲均描述相同的現象，但將根據應用首選一種。我們已經展示了如何在等式3中將相位噪聲轉換成抖動。在積分過程中，頻譜的細微差別將丟失。

相位噪聲密度圖通常與時鐘源設備和PLL規范一起提供。對于較低頻率源，圖4所示的曲線變得更少見，這些頻率源用于當前的過采樣轉換器，但報告總抖動值（rms或峰值）。

圖4. 100 MHz/33.33MHz 時鐘發生器 AD9573的相位噪聲密度圖。

通過斬波方案，可以強制電阻和晶體管元件在直流附近表現出相當平坦的噪聲特性。沒有等效的時鐘斬波電路可用。

在轉換高幅度AIN信號時，得到的FFT變為FM調制頻譜，其中AIN充當載波，時鐘邊帶與信號等效。請注意，相位噪聲在FFT中不會受到頻帶限制，噪聲在頻帶內表現為多個鏡像混疊片段（參見圖5）。

圖5.近載波相位噪聲確定主頻帶周圍的FFT頻帶的幅度。

在精密ADC中，通常可以依賴相位噪聲的自然衰減特性而不提供任何時鐘抗混疊濾波器。通過向時鐘源添加濾波，可以減少一些抖動—例如，在時鐘路徑中使用調諧變壓器來表現出理想的頻率響應。求積分頻率的積分上限（等式3）并不容易確定。精密ADC數據手冊未對此提供太多建議。在這些情況下，對時鐘CMOS輸入進行了工程假設。

精密ADC中更常見的問題發生在fIN頻率附近，其中1/(fN)形狀的相位噪聲將使SFDR特性更差。大的AIN信號將充當阻塞器，這是一個在無線電接收器中更常用的術語，這里也適用。

旨在記錄具有非常長捕獲時間的高精度頻譜時，由于時鐘相位噪聲頻譜密度的性質，時間將受到很大影響。SNR和FFT圖可通過縮短捕獲時間（更寬的頻率帶）來改進。對于給定的FFT捕獲，rms抖動應計為?頻帶的集成相位噪聲。查看圖5，可以很明顯地看到這一點。

雖然這一技巧可以明顯改善FFT和SNR曲線，但對觀察阻塞器附近的信號沒有任何幫助。FM調制等式的一個重要概括和簡化是邊緣高度與下面成正比：

延長單次FFT的積分時間是一項挑戰，需要進一步捕獲更多和更突出的相位噪聲部分。我們需要考慮組合更長時間捕獲的替代方式來改進這一點。

圖6. 相位噪聲向下混疊到基帶。

出于實際考慮，應在fBIN/2偏移頻率下在單個點比較SSB曲線，以選取更好的源，獲得干凈的近載波頻譜和SFDR。如果比較源以實現更好的SNR，則需要從fBIN/2到超過fS（抖動別名）的3倍執行等式3中的積分。

∑-Δ型調制器對時鐘的敏感性

無論何種架構和技術，前面所述都適用于任何ADC。下面將討論特定技術帶來的挑戰。抖動依賴性最突出的示例之一是∑-Δ型ADC。離散時間和連續時間調制器之間的差別在抗抖動性方面有很大差別。

連續時間和離散時間∑-Δ型ADC不僅受到與采樣相關的抖動的影響，其反饋環路也可能受到抖動的嚴重干擾。離散時間和連續時間調制器中DAC元件的線性度是實現高性能的關鍵。通過與運算放大器(opamp)并聯可以直觀地了解DAC的重要性。如果設計一個增益等于2的電壓放大器，那么電路設計人員通常首先會考慮使用一個運算放大器和兩個電阻。如果不是極端外部環境，圖7a中所示的電路就符合要求。在大多數情況下，電路設計人員不需要了解運算放大器就能獲得很好的性能。設計人員必須選擇匹配良好且精度足以獲得正確增益的電阻。為了減少噪聲，電阻必須很小。在熱性能方面需要考慮熱系數匹配。

圖 7. 運算放大器與 ∑-Δ 型 ADC比較。

請注意，這些依賴因素都不是由運算放大器決定的。對于這種電路操作，運算放大器不理想的影響并不重要。沒錯，輸入電流或容性負載可能影響大。需要檢查壓擺能力，因為如果帶寬不受限制，可能要考慮噪聲影響。但是只有在選擇正確電阻而未影響性能的情況下，才能解決這些問題。在∑-Δ型AC中，反饋比兩個電阻更復雜—在這些電路中，我們使用DAC代替電阻執行相應功能。當電路的其余部分以類似于運算放大器電路的方式獲得環路增益，DAC做法中的缺陷就會很不利。

ADC采用元件混搭(shuffling)或校準，這提供了一種處理DAC元件不匹配的方法。這些混搭或校準會將錯誤轉移到高頻率，但也會使用更多的定時事件，并可能增加與抖動相關的性能下降。最終造成噪底受到抖動影響污染的情況，從而降低噪聲整形的有效性。因為調制器可以采用不同的DAC方案以及它們的混合，例如歸零和半歸零。深入研究這些方案進行分析和數值模擬超出了本文的范圍。

關于本文中的抖動，我們將通過圖示形式簡化。由于ADC環路內存在抖動依賴性問題，一些新型設計將在芯片上提供具有適當相位噪聲量的倍頻器。雖然這會省去系統設計人員的大部分工作，但請注意，倍頻器仍然依賴于良好的外部時鐘和低噪聲電源。在這些系統中，應考慮查看PLL文獻，了解對觀察到的相位噪聲的潛在威脅。圖8顯示不同DAC的抗抖動性能，顯示離散時間DAC運行時影響極小。

圖8. 離散時間 DAC 在某種程度上抗抖動，而在連續時間DAC中，窄脈沖將對抖動性能具有顯著的影響

現代連續時間∑-Δ型設計包括板上PLL。由于在與無源元件一致的情況下仔細調整時序，因此它們不提供各種時鐘速度?？刹捎媚撤N人工方式擴大ADC轉換率的選擇范圍，這種方法采用采樣率轉換的方式。采樣率轉換雖然具有數字電路的優點，但會增加功耗，不過這些代價仍使它值得成為高度調諧的模擬電路的替代方案。ADI公司的許多ADC都提供采樣率轉換選項。

采用開關電容濾波器的架構

精確定時可能影響性能的另一個特定領域是開關電容濾波。設計精密ADC時，需要確保將所有干擾信號排除或充分衰減。ADC可能要提供特定嵌入式模擬和數字濾波。ADC的數字濾波具有很強的抗抖動能力，而任何形式的時鐘模擬濾波都會受抖動影響。

當精密轉換器采用更先進的前端開關時，這一點尤為重要。雖然開關電容濾波器從理論上可能是有優點，但我們只能參考摘要進一步研究和分析。

轉換器中常見的方案之一是相關雙采樣(CDS)。參見圖9，了解CDS抑制質量的性能如何隨時鐘以三種不同的質量水平而變化。圖中顯示阻帶附近的信號。顯示了在x軸上以1為中心的開關電容濾波器。圖的中心未被數字濾波抑制，并且依賴于模擬開關電容濾波器。需要優質時鐘來保持良好的抑制水平。即使測量dc信號，抖動也會通過向下混疊干擾信號來影響噪聲性能，這些信號本應由硅片上的開關電容濾波器濾除。數據手冊中可能沒有明確提到是否存在板載開關電容濾波器。

圖 9. 開關電容濾波性能與時鐘質量—傳號空號比。

實用指南、問題根源和常見猜測

至此，我們已經展示了時鐘會給您帶來問題的幾種情況，現在來看看能夠幫助您實現最大限度減少抖動量系統的技術。

時鐘信號反射

高質量時鐘源具有非常快速的上升和下降時間。其優勢是在轉換時減少抖動噪聲。遺憾的是，由于陡峭邊沿的好處，對正確的路由和端接提出了相當嚴格的要求。如果時鐘線未正確端接，該線路將受到添加到原始時鐘信號的反射波的影響。此過程非常具有破壞性，且相關的抖動水平可輕松占據數百皮秒。在極端情況下，時鐘接收器能夠看到可能導致鎖定電路的額外邊沿。

圖10. 有關時鐘的不佳、較佳、最佳電路設計（按降序排列）。

其中一種可能不合理的方法是使用RC濾波器減慢邊沿，從而消除高頻成分。甚至可以使用正弦波作為時鐘源，同時等待具有50Ω走線和端接的新PCB。盡管轉換是相對漸進的，并且占空比可能因數字輸入遲滯而偏斜，但這將減少抖動的反射分量。

電源噪聲

數字時鐘可以在將邊沿傳送到采樣開關之前，通過各種緩沖器和/或電平移位器在ADC內部路由。如果ADC具有模擬電源引腳，采用的電平移位器將成為抖動源。通常，芯片的模擬端將具有高電壓器件，并具有更長的壓擺時間，因此抖動靈敏度會提高。一些設計精良的器件在板上分離更多的模擬電源給時鐘和線性電路。

圖11. 采樣時間受到DVDD、AVDD 以及AGND 和 DGND之間不同電源域引入的噪聲干擾

解耦電容：找對產品

由電源噪聲引起的抖動將通過去耦電路減小或放大。一些∑-Δ調制器將在模擬和數字電路中進行大量數字活動。這可能導致與信號和數字數據之間干擾有關的非特征性雜散。高頻電荷傳輸應限制在器件附近的短環路。為了適應最短的接線，優秀的設計沿著芯片的細長側使用中心引腳。這些限制不是放大器和低頻芯片的常見問題，它們可以在角上有VDD和VSS引腳，如圖12的左側所示。PCB設計應充分利用這些功能，并在引腳附近設置優質電容。

圖12. 線性電路（左）和時鐘電路（右）的供電方案。

圖13.解耦電容降低抖動的錯誤（左）和正確（右）位置。

時間分配器和時鐘信號隔離器

更快的時鐘具有更少的抖動，因此如果功率限制允許，在外部或內部使用分頻器來提供所需的采樣時鐘會有所改善。在設計具有隔離器的系統時，請檢查其脈沖寬度。如果占空比欠佳，則偏斜會干擾模擬性能，在極端情況下，可能會鎖定IC的數字端。在精密ADC中，可能不需要光纖時鐘，但使用更高的頻率可以提供最后一位性能。在圖14中，AD9573在內部使用2.5GHz，出于相同的原因提供全部33MHz和100MHz。如果ADC之間不需要精確同步，則晶振電路可能具有極魯棒的單數字與抖動性能。對于精密ADC，晶體放大器在100 kHz輸入時轉換為優于22位的性能。這種性能很難被超越，并解釋了為什么XTAL振蕩器在可預見的未來仍會使用。

圖14.AD9573的詳細功能框圖。

來自其他信號源的串擾

另一個抖動源與源自外部線路的時鐘干擾有關。如果時鐘源在能夠耦合的信號附近錯誤地路由，則會對性能產生極大影響。如果干擾源與ADC操作無關，并且是隨機的，將極大地增加您的抖動預算。如果時鐘受到與ADC相關的數字信號的污染，則會觀察到雜散現象。對于從ADC，CLK線路和SPI線路可以是獨立時鐘，但這可能會在等式9中定義的頻率下導致問題，并且會混疊回第一個奈奎斯特區。

建議使用鎖頻SPI和MCLK源。即使采用了這種預防措施，SPI和MCLK也可能具有與給定時鐘的脈沖占空比相關的雜散。例如，如果ADC抽取128，并且SPI僅讀取24位，則會產生一些創建與特定1/(24t)和1/(104t)測量相關的拍頻的風險。因此，應使MCLK遠離鎖定的SPI線路以及數據線路。

接口和其他時鐘

在圖15中，標記了各種定時周期，這很容易干擾SFDR或導致抖動。如果SPI通信未頻鎖到MCLK，則可能發生雜散。掌握布局技術是您緩解此問題的最大保障。頻率表現為混疊下行干擾源，但也作為拍頻和交調產物。例如，如果SPI在16.01 MHz下運行，MCLK在16 MHz下運行，則應在10 kHz下發生雜散。

圖15. 存在異步通信和時鐘要求進行混合雜散的故障和調查工作。

除好的布局之外，另一種減少雜散的方式是將它們移到相關頻帶的外部。如果MCLK和SPI可以鎖頻，則可避免許多干擾。即便如此，SPI仍然存在空閑期的問題，導致接地繁忙，而這仍然可能造成干擾。您可以使用對您有利的接口功能。ADC中的接口功能可提供狀態字節或循環冗余校驗(CRC)。這可能提供一種很好的方法來抑制雜散，并具有這些功能的額外好處?？臻e時鐘，甚至是未使用的CRC字節，都有利于均衡地填充數據幀。您可能會選擇忽略CRC，而仍然可以通過使用CRC獲得好處。當然，這也意味著數字線路上需要額外功率。

圖16. 太靠近開關模式PSU的MCLK路由。

圖17. 具有XTAL放大器和與SPI有關的雜散的本地源MCLK。

圖18. 可以使用虛擬CRC或狀態來改善幀以消除雜散。

結 論

2018年，ADI發布了AD7768-1，這是一款具有低于100μV的偏移和高達100 kHz的平坦頻率響應的高精度ADC。該ADC已成功應用于SFDR超過140 dB的系統設計中，事實證明，在具有滿量程輸入的音頻帶之外，抖動可忽略不計。它包含一個片上RC振蕩器，能夠提供參考點來調試受干擾的時鐘源。這種內部RC雖然不能提供低抖動，但可以提供差分方法來發現雜散源。

圖19. 具有正確設計的PCB和時鐘電路的AD7768-1的頻譜。

ADC實施內部開關電容濾波技術，也使用時鐘分頻器來減輕抗混疊濾波器的壓力。內部時鐘分頻器可確保穩定的性能，能夠使用通常從隔離器獲取的偏移時鐘來進行操作。電源位置非常適合通過內部短接合限制外部ESR/ESL效應。毛刺抑制在時鐘輸入焊盤中實現。應用板性能掃描顯示30psrms的抖動，能夠滿足各種應用需求。如果您需要測量140+dB的SFDR，AD7768-1能夠幫助您非常迅速地獲取測量值，其功耗遠低于以前的傳統電源軌方式。

審核編輯：湯梓紅