① 芯片橫向結構參數設計

產品發射區結構設計為梳狀結構。晶體管版圖中發射區半寬度選擇為30μm。充分考慮器件低飽和壓降要求和生產經驗，非工作基區寬度為20μm。這樣單元器件橫向寬度為35μm。發射區邊緣于基極引線孔邊緣為10μm。考慮接觸孔尺寸對接觸電阻的影響及公司的光刻能力，發射區引線孔距發射區邊緣為5μm。

為有效地利用芯片面積，發射極與基極呈梳狀設計。發射極寬度為40μm，基極金屬電極寬度為25μm，基極與發射極間距為5μm。發射極壓焊點尺寸為310×150μm2，基極壓焊點尺寸為95×110μm2.設計得到的版圖面積為0.41×0.41mm2（如圖2（a）~2（d）所示）。與經驗數據比較（0.22mm2/W）,高頻小功率耗散功率為0.5W，所設計的芯片面積較合理。設計得到的高頻小功率晶體管的發射區版圖面積AE=0.07mm2，LE=2.5mm。

② 芯片縱向結構參數設計

該產品的基底材料選擇< 111 >晶向，N+/N型低缺陷外延片。擊穿電壓主要由N型外延層材料的電阻率及外延層厚度決定，要得到合適的擊穿電壓就需要選擇合適的材料電阻率，若電阻率太高，可能造成產品集電極串聯電阻偏大，而導致產品飽和壓降大；電阻率太低，在工藝上又很難做到較高的電壓。

除此之外，在工藝上還需對基區擴散結深及擴散濃度合理地進行控制。根據產品電參數指標要求，在25℃室溫情況下，當測試電流IC=100μA時，晶體管集電極-基極擊穿電壓（BVCBO）需高于140V。為保證器件可靠性，對BVCBO擊穿電壓指標考慮10％的裕量，即BVCBO設計目標值為154V。圖3為仿真得到的器件BVCBO曲線，在仿真過程中，N型外延層電阻率的變化范圍為1~5Ω.cm，外延層厚度為8μm，基區次表面濃度1E18cm-3，基區寬度為0.2μm，發射區表面濃度5E19cm-3，發射結結深xjE=0.05μm，集電結結深xjB=0.25μm。由圖3可見，當外延層電阻率選擇為3Ω.cm時，器件BVCBO達到約160V，滿足產品電參數指標要求。另外，當電阻率繼續增大時，器件BVCBO擊穿特性變“軟”，如圖4所示。

圖5為仿真得到的在上述晶體管結構參數下，當外延層電阻率為3Ω.cm時，集電極-發射極擊穿電壓（BVCEO）曲線。由圖5可見，當N型外延層電阻率為3Ω.cm時，BVCEO高于80V，滿足電參數指標要求，表明外延層電阻率的選擇較合理。

圖6為在上述晶體管結構參數條件下仿真得到的發射極-基極擊穿電壓（BVEBO）。由圖6可見，采用上述晶體管結構參數后，BVEBO達到15V，滿足產品電參數指標要求（電參數指標要求BVEBO≥7V）。

晶體管的飽和壓降 VCEsat主要由集電區串聯電阻決定。集電區串聯電阻又是由集電區的電阻率與集電區厚度、面積來決定的。圖8為仿真得到的在不同基極電流下，器件飽和壓降VCEsat。由圖7可見：根據指標要求（VCEsat≤0.5V@IB=50mA,IC=500mA），飽和壓降接近指標的上限，因此還需要通過進一步減小基區寬度來實現（或適當增大發射結面積）。

對于基區結構參數的設計，綜合考慮了基區摻雜濃度和基區寬度對直流增益、基極電阻自偏壓效應、基區穿通效應及特征頻率的影響。經過仿真驗證，最終確定的基區次表面濃度5×1017cm-3，發射區表面濃度選擇要高于基區表面濃度兩個數量級），發射區表面濃度選擇為5E19cm-3，發射結結深xjE=0.05μm，基區寬度為0.2μm。圖8為仿真得到的發生集電極-基極雪崩擊穿時，器件內部電場分布曲線。此時基區摻雜濃度和基區寬度設計值滿足下限要求。

圖9為仿真得到的在上述基區結構參數情況下，不同基極注入水平下晶體管輸出IV曲線，由曲線可計算得到不同電流情況下的直流增益。圖9為基極注入電流為1mA~9mA情況。由圖9可見，從設計角度考慮，仿真所得到的直流增益均滿足電參數指標要求。