詳細解析電源完整性去耦電容原理及選型

電源完整性在現今的電子產品中相當重要。有幾個有關電源完整性的層面：芯片層面、芯片封裝層面、電路板層面及系統層面。在電路板層面的電源完整性要達到以下三個需求：

1、使芯片引腳的電壓噪聲+電壓紋波比規格要求要小一些（例如芯片電源管腳的輸入電壓要求1V之間的誤差小于+/-50 mV）

2、控制接地反彈（地彈）（同步切換噪聲SSN、同步切換輸出SSO）

3、降低電磁干擾（EMI）并且維持電磁兼容性（EMC）：電源分布網絡（PDN）是電路板上最大型的導體，因此也是最容易發射及接收噪聲的天線。

“地彈”，是指芯片內部“地”電平相對于電路板“地”電平的變化現象。以電路板“地”為參考，就像是芯片內部的“地”電平不斷的跳動，因此形象的稱之為地彈（ground bounce）。

當器件輸出端由一個狀態跳變到另一個狀態時，地彈現象會導致器件邏輯輸入端產生毛刺。對于任何形式封裝的芯片，其引腳必會存在電感電容等寄生參數，而地彈主要是由于GND引腳上的阻抗引起的。集成電路的規模越來越大，開關速度不斷提高，地彈噪聲如果控制不好就會影響電路的功能，因此有必要深入理解地彈的概念并研究它的規律。

我們可以用下圖來直觀地解釋一下。圖中開關Q的不同位置代表了輸出的“0”“1”兩種狀態。假定由于電路狀態轉換，開關Q接通RL低電平，負載電容對地放電，隨著負載電容電壓下降，它積累的電荷流向地，在接地回路上形成一個大的電流浪涌。隨著放電電流建立然后衰減，這一電流變化作用于接地引腳的電感LG，這樣在芯片外的電路板“地”與芯片內的地之間，會形成一定的電壓差，如圖中VG。這種由于輸出轉換引起的芯片內部參考地電位漂移就是地彈。

芯片A的輸出變化，產生地彈。這對芯片A的輸入邏輯是有影響的。接收邏輯把輸入電壓和芯片內部的地電壓差分比較確定輸入，因此從接收邏輯來看就像輸入信號本身疊加了一個與地彈噪聲相同的噪聲。

電路板設計中，都有電源分配網絡系統。電源分配網絡系統的作用就是給系統內所有器件或芯片提供足夠的電源，并滿足系統對電源穩定性的要求。

我們看到電源、GND網絡，其實分布著阻抗。

電源噪聲余量計算：

1、芯片的datasheet會給一個規范值，通常是5%；要考慮到穩壓芯片直流輸出誤差，一般是+/_2.5%，因此電源噪聲峰值幅度不超過+/_2.5%。

2、如芯片的工作電壓范圍是3.13~3.47，穩壓芯片標出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=110mv。穩壓芯片輸出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。電源噪聲余量為110-33.6=76.4mv。

計算電源噪聲要注意五點

（1）穩壓芯片的輸出的精確值是多少。

（2）工作環境的是否是穩壓芯片所推薦的環境。

（3）負載情況是怎么樣，這對穩壓芯片輸出也有影響。

（4）電源噪聲最終會影響到信號質量。而信號上的噪聲來源不僅僅是電源噪聲，反射竄擾等信號完整性問題也會在信號上疊加，因此不能把所有噪聲余量留給電源系統。

（5）不同的電壓等級對電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對電源要求更高。

電源噪聲來源

（1）穩壓芯片輸出的電壓不是恒定的，會有一定的紋波。

（2）穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源響應的頻率一般在200Khz以內，能做正確的響應，超過了這個頻率則在電源的輸出短引腳處出現電壓跌落。

（3）負載瞬態電流在電源路徑阻抗和地路徑阻抗產生的壓降。

（4）外部的干擾。

有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。

去耦電容的主要功能就是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播，和將噪聲引導到地。

電容去耦是解決電源噪聲的主要方法。這種方法對提高瞬態電流的響應速度，降低電源分配系統的阻抗都非常有效。

一種解釋是儲能，當負載發生瞬態電流變化時，電源不能及時滿足負載的瞬態電流的要求，可根據公式I=Cdv/dt，此時電容二端存在電壓的變化，電容開始放電，及時提供負載電流。

一種解釋是阻抗，如圖43.3所示，把負載芯片拿掉，從AB二點向左看去，穩壓電源及電容可以看成一個復合電源系統，無論AB二點負載電流如何變化，根據公式△V=Z *△I，都保證AB二點電壓穩定及AB二點電；壓變化很小。

1）從儲能的角度來說明電容退耦原理

在制作電路板時，通常會在負載芯片周圍放置很多電容，這些電容就起到電源退耦作用。

只要電容量C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負載瞬態電流的要求。這樣就保證了負載芯片電壓的變化在容許的范圍內。這里，相當于電容預先存儲了一部分電能，在負載需要時釋放出來，即電容是儲能元件。儲能電容的存在使負載消耗的能量得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容擔負的是局部電源的角色。

從儲能角度理解電容容易造成一種錯覺，認為電容越大越好。而且容易誤導大家認為儲能作用發生在低頻段，不容易向高頻擴展。實際上，從儲能角度理解，可以解釋任何電容的功能。

假設在低頻段，如幾十千赫茲，由于低頻信號在電感上產生的感抗可以忽略，所以在低頻段電容的ESL可以近似等于0。當負載瞬間（幾十千赫茲）需要大電流時，電容可以通過ESR向負載供電，供電的實時性很高，eSR只是消耗了一部分電量，但不影響供電的實時性。由于頻率比較低，所以放電時間也比較長（頻率的倒數），所以需要電容的容量較大一些，可以長時間放電。所以，低頻段儲能好理解。

同樣大的電容，假設負載突變的頻率較高（幾十兆赫茲或更高），那么當負載順么變化時（幾十兆赫茲或更高），ESL上形成的感抗不容忽視，這個感抗會產生一個反向電動勢去阻止電容向負載供電，所以負載上實際獲得的電流的瞬態性能比較差，即，電容的電流無法供應瞬間的電流突變，盡管電容容量很大，但由于ESL較大，此時的大容量儲能發揮不了作用。實際上，頻率較高，電容給負載供電的時間縮短（頻率的倒數），也不需要電容有那么大的儲能。對于高頻，關鍵的因素是ESL，要降低電容的ESL，選擇小封裝的小電容，ESL顯著降低，這就是為什么我們高頻選擇小電容的原因，另外走線長度引入的電感也會折算到ESL參數里，所以小電容一定要靠近芯片管腳。

從儲能的這個角度理解甚至可以擴展到pF級電容。理論上假設不存在ESR，ESL及傳輸阻抗為0，則一顆大電容完全勝任所有頻率。但這種假設并不存在。所以，電路中需要大小電容合理搭配去應對不同頻率下的負載的能力供給。而且電容越靠近負載，傳輸線的等效電感，電阻的影響就越小。

2）從阻抗的角度來說明電容退耦原理

如圖所示，從負載電路往電源策看過去，穩壓電源及電容退耦系統一起，可以看成一個復合的電源系統。這個電源系統的特點是：由于電容的存在，不論負載瞬態電流如何變化，都能保證AB兩點間的電壓保持穩定，即AB兩點間電壓變化很小。

假設供電源是一個理想的電壓源，即Z=0，且假設傳輸途徑的阻抗也為0，那么負載不論怎么變化，變化速度有多快，電壓源都能夠反應過來，并且確保A，B兩點電壓始終恒定。但實際上電源內阻并不為零，而且傳輸線也不是理想的，而且這些影響因素是個復數，與頻率相關，所以就出現了電源的PDN阻抗。

我們的最終設計目標是，不論負載瞬態電流如何變化，都要保持負載兩端電壓變化范圍很小，這個要求等效于電源系統的阻抗Z要足夠低。我們是通過去耦電容來達到這一要求的，因此從等效的角度出發，可以說去耦電容降低了電源系統的阻抗。另一方面，從電路原理的角度來說，可得到同樣結論。電容對于交流信號呈現低阻抗特性，因此加入電容，實際上也確實降低了電源系統的交流阻抗。

從阻抗的角度理解電容退耦，可以給我們設計電源分配系統帶來極大的方便。實際上，電源分配系統設計的最根本的原則就是使阻抗最小。最有效的設計方法就是在這個原則指導下產生的。

去耦電容的容值計算
去耦的初衷是：不論IC對電流波動的規定和要求如何都要使電壓限值維持在規定的允許誤差范圍之內。使用表達式：
C⊿U=I⊿t

由此可計算出一個IC所要求的去耦電容的電容量C。

⊿U是實際電源總線電壓所允許的降低，單位為V。

I是以A（安培）為單位的最大要求電流；

⊿t是這個要求所維持的時間。

去耦電容容值計算方法：推薦使用遠大于1/m乘以等效開路電容的電容值。此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分數，一般IC的數據手冊都會給出具體的參數值。

等效開路電容定義為：
C=P/(fU^2) 式中：
P——IC所耗散的總瓦數；

U——IC的最大DC供電電壓；

f——IC的時鐘頻率。

電容的容值選擇一般取決于電容的諧振頻率。
不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：

需要注意的是數字電路的去耦，低的ESR值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過諧振頻率的電容呈現感性時仍能提供足夠的去耦能力。降低去耦電容ESL的方法：
去耦電容的ESL是由于內部流動的電流引起的，使用多個去耦電容并聯的方式可以降低電容的ESL影響，而且將兩個去耦電容以相反走向放置在一起，從而使它們的內部電流引起的磁通量相互抵消，能進一步降低ESL。（此方法適用于任何數目的去耦電容）

很多相同的電容值并聯有效的減小阻抗，63個0.0316uf小電容（每個電容ESL為1nh）并聯效果相當等于一個具有0.016nh的1.9894uf的電容。

單個電容與多個并聯電容阻抗特性圖

下圖中，左邊諧振點之前，二個電容呈電容性，右邊諧振點之后，二個電容呈電感性。在交叉點處，左邊曲線的電容呈電感性，右邊曲線呈電容性，此時相當與LC并聯電路，對于并聯電路來說，當L與C的電抗相等時，發生并聯諧振，此諧振稱為反諧振。

不同電容并聯，其阻抗曲線底部要比單個電容要平坦的多（雖然存在一個反諧振點，有個阻抗尖峰），因而更能有效的在很寬的頻率范圍內減小阻抗。

在反諧振點處，并聯電容的阻抗無限大，反諧振現象是使用并聯去耦不足之處。

因此在并聯電容去耦電路中，應盡量減小反諧振點阻抗，合理選擇電容。

用一個電容組合的例子。這個組合使用的電容為：2個680uf鉭電容，7個2.2uf陶瓷電容（0805封裝），13個0.22uf陶瓷電容（0603封裝），26個0.022uf陶瓷電容（0402）。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個容值的曲線為為圖中三個V字曲線，從左到右2.2uf →0.22uf → 0.022uf。總的阻抗曲線為底部粗包路線。

這個組合實現了在500K到150M范圍內保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點控制的很低。

IC去耦電容的數目選擇在設計原理圖的時候，經常遇到的問題是為芯片的電源引腳設計去耦電容，上面已經介紹了去耦電容的容值選擇，但是數目選擇怎么確定呢？理論上是每個電源引腳最好分配一個去耦電容，但是在實際情況中，卻經常看到去耦電容的數目要少于電源引腳數目的情況。去耦電容數目選擇依據：在布局空間允許的情況下，最好做到一個電源引腳分配一個去耦電容，但是在空間不足的時候，可以適當削減電容的數目，具體情況應該根據芯片上電源引腳的具體分布決定，因為廠家在設計IC的時候，經常是幾個電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數目。

電容的安裝方法電容的擺放對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠，最外層放置容值最大的。但是，所有對該芯片去耦的電容都盡量靠近芯片。另外的一個原因是：如果去耦電容離IC電源引腳較遠，則布線阻抗將減小去耦電容的效力。

還有一點要注意，在放置時，最好均勻分布在芯片的四周，對每一個容值等級都要這樣。通常芯片在設計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區域均勻去耦。電容的安裝
在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也是同樣。放置過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。

對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠，最外層放置容值最大的。但是，所有對該芯片去耦的電容都盡量靠近芯片。另外的一個原因是：如果去耦電容離IC電源引腳較遠，則布線阻抗將減小去耦電容的效力。
還有一點要注意，在放置時，最好均勻分布在芯片的四周，對每一個容值等級都要這樣。通常芯片在設計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區域均勻去耦。電容的安裝
在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也是同樣。放置過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。

電容的去耦半徑

第四種在焊盤兩側都打孔，和第三種方法相比，相當于電容每一端都是通過過孔的并聯接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。
最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接可能會出現問題，是否使用要看加工能力和方式。推薦使用第三種和第四種方法。
需要強調一點：有些工程師為了節省空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好去想辦法優化電容組合的設計，減少電容數量。由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil 寬的引出線。

注意：小尺寸電容禁止在兩個焊盤間打孔，因為容易引起短路。
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對于大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖18中的安裝方法。注意：小尺寸電容禁止在兩個焊盤間打孔，因為容易引起短路。

電容的去耦半徑
電容去耦的一個重要問題是電容的去耦半徑。大多數資料中都會提到電容擺放要盡量靠近芯片，多數資料都是從減小回路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，但是還有一個重要的原因大多數資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離芯片過遠，超出了它的去耦半徑，電容將失去它的去耦的作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關系。當芯片對電流的需求發生變化時，會在電源平面的一個很小的局部區域內產生電壓擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質中傳播需要一定的時間，因此從發生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流到達擾動區也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。
特定的電容，對與它自諧振頻率相同的噪聲補償效果最好，我們以這個頻率來衡量這種相位關系。設自諧振頻率為f，對應波長為λ，補償電流表達式可寫為：

其中，A是電流幅度，R為需要補償的區域到電容的距離，C為信號傳播速度。當擾動區到電容的距離達到λ/4時，補償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的能量無法及時送達。為了能有效傳遞補償能量，應使噪聲源和補償電流的相位差盡可能小，最好是同相位的。距離越近，相位差越小，補償能量傳遞越多，如果距離為0，則補償能量百分之百傳遞到擾動區。這就要求噪聲源距離電容盡可能近，要遠小于λ/4。實際應用中，這一距離最好控制在λ/40-λ/50之間，這是一個經驗數據。
例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為 7.95ps。假設信號在電路板上的傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于 2.4厘米。本例中的電容只能對它周圍2.4厘米范圍內的電源噪聲進行補償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因為其諧振頻率很低，對應的波長非常長，因而去耦半徑很大，這也是為什么我們不太關注大電容在電路板上放置位置的原因。對于小電容，因去耦半徑很小，應盡可能的靠近需要去耦的芯片，這正是大多數資料上都會反復強調的，小電容要盡可能近的靠近芯片放置。
綜上所述，在選擇去耦電容時，需要考慮的因素有電容的ESR、ESL值，諧振頻率，布局時要注意根據IC電源引腳的數目和周圍布局空間決定去耦電容數目，根據去耦半徑決定具體的布局位置。

高速IC 的電源管腳，需要足夠多的去耦電容，最好能保證每個管腳有一個。實際的設計中，如果沒有空間擺放，可以酌情刪減。

IC 電源管腳的去耦電容的容值通常都會比較小，如0.1μF、0.01μF等。對應的封裝也都比較小，如0402封裝、0603封裝等；在去耦電容擺放時，扇孔、扇線應該注意以下幾點。

（1）盡可能靠近電源管腳放置，否則可能起不到去耦的作用；理論上講，電容有一定

的去耦半徑范圍，畢竟我們用的電容、器件不是理想的，所以還是嚴格執行就近原則。

（2）去耦電容到電源管腳引線盡量短（第（1）點也是這個目的），而且引線要加粗，通常線寬為8～15mil（1mil=0.0254mm）；加粗目的在于減小引線電感，保證電源性能。

（3）去耦電容的電源、地管腳，從焊盤引出線后，就近打孔，連接接到電源、地平面上。這個引線同樣要加粗，過孔盡量用打孔，如能用孔徑10mil 的孔，就不用8mil 孔。

（4）保證去耦環路盡量小。

常見的器件擺放的實例如圖所示。