為了達到高速數/模轉換器（DAC）的性能，需要嚴格滿足數字信號的時序要求。隨著時鐘頻率的提高，數字接口的建立和保持時間成為系統設計人員需要重點關注的參數。本應用筆記對建立和保持時間進行詳盡說明，因為這些參數與Maxim的高性能數據轉換方案密切相關。

　　建立時間（tS）是相對于DAC時鐘跳變，數據必須達到有效的邏輯電平的時間。保持時間（tH）則定義了器件捕獲/采樣數據后允許數據發生變化的時間。圖1給出了相對于時鐘上升沿的建立和保持時間。特定器件的時鐘信號有效邊沿可能是上升/下降沿，或由用戶選擇，例如MAX58？5 16位、500Msps、插值和調制雙通道DAC，CMOS輸入。

　　采用CMOS技術設計的數字電路通常將電源擺幅的中間值作為切換點。因此，時間參考點定在信號邊沿的中點。圖1波形標明了器件在典型條件下的建立和保持時間。注意此時定義的這兩個參數均為正值，但在建立或保持時間出現負值時將會令人迷惑不解。

　　MAX58？1 600Msps、16位DAC為這一中間值狀態提供了很好的學習實例。該器件的建立時間為-1.5ns，而保持時間為2.6ns。圖2給出MAX58？1的建立時間。注意，實際應用中，數據通常在采樣時鐘跳變后發生變化。圖3給出了相同器件的保持時間。

　　為滿足這些是需要求，用戶需要分析數據源的傳輸延遲和抖動。傳輸延遲決定了時鐘的標稱定時要求，而抖動指標則決定了所允許的容限。為了解釋這一關系，我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時鐘信號，MAX58？1將剛好滿足如圖2所示的建立時間。這種情況下，對于溫度漂移、時鐘或數據抖動以及器件之間存在的差異都不具備任何設計裕量。

　　可以采用兩種方法對建立和保持時間進行優化，包括增加時鐘延遲、保持一致的引線長度等。在數據源和DAC之間增加時鐘延遲有助于解決上述例子中的傳輸延遲問題。保持一致的數據源與DAC輸入引腳之間的引線長度可以確保抖動、漂移不會使某一位進入下一個時鐘周期。需要注意的是，我們現在處理的是包含多條數據線的高速數據總線，任何時刻所有位都必須滿足時序要求。

　　處理高頻數據的定時面臨諸多挑戰，解決這些難題需要設計人員或系統設計工程師充分理解具體信號鏈路中所有器件的規格。如果鏈路中任一器件的規格要求得不到滿足，系統性能將會降低。性能的降低表現為DAC輸出的下降或限制時鐘頻率。