PCB設計：如何設計出合格的PDS

在電子產品設計中，我們在追求產品功能以及成本的優化時，往往我們會忽略使用去耦的目的，僅僅知道在電路板上分散大小不同的許多電容，使較低阻抗電源連接到地。但問題依舊：需要多少電容？許多相關文獻表明，必須使用大小不同的許多電容來降低功率傳輸系統（PDS）的阻抗，但這并不完全正確。相反，僅需選擇正確大小和正確種類的電容就能降低PDS阻抗。

考慮設計一個10 mΩ參考層，如圖1所示。如紅色曲線所示，系統電路板上使用許多不同值的電容，0.001 μF、0.01 μF、0.1 μF等等。這當然可以降低500 MHz頻率范圍內的阻抗，但是，請看綠色曲線，同樣的設計僅使用0.1 μF和10 μF電容。這證明，如果使用正確的電容，則不需要如此多的電容。這也有助于節省空間和物料（BOM）成本。

圖1. 電容示例

????注意，并非所有電容“生而平等”，即使同一供應商，工藝、尺寸和樣式也有差別。如果未使用正確的電容，不論是多個電容還是幾個不同類型，都會給PDS帶來反作用。結果可能是形成電感環路。電容放置不當或者使用不同工藝和型號的電容（因而對系統內的頻率做出不同響應），彼此之間可能會發生諧振，見圖2。

圖2. 諧振電容

所以，了解系統所用電容類型的頻率響應很重要。隨便選用電容，會讓設計低阻抗PDS系統的努力付之東流。

如何設計出合格的PDS

????要設計出合格的PDS，需要使用各種電容（見圖1）。PCB上使用的典型電容值只能將直流或接近直流頻率至約500 MHz范圍的阻抗降低。高于500 MHz頻率時，電容取決于PCB形成的內部電容。注意，電源層和接地層緊密疊置會有幫助。

? ? 應當設計一個支持較大層電容的PCB層疊結構。例如，六層堆疊可能包含頂部信號層、第一接地層、第一電源層、第二電源層、第二接地層和底部信號層。規定第一接地層和第一電源層在層疊結構中彼此靠近，這兩層間距為2到4密爾，形成一個固有高頻層電容。此電容的最大優點是它是免費的，只需在PCB制造筆記中注明。如果必須分割電源層，同一層上有多個VDD電源軌，則應使用盡可能大的電源層。不要留下空洞，同時應注意敏感電路。這將使該VDD層的電容最大。

如果設計允許存在額外的層（上例中，從六層變為八層），則應將兩個額外的接地層放在第一和第二電源層之間。在核心間距同樣為2到3密爾的情況下，此時層疊結構的固有電容將加倍，示例見圖3。

圖3. 高頻層電容示例

與添加更多分立高頻電容以在高頻時保持低阻抗相比，此結構更易于設計。

????PDS的任務是將響應電源電流需求而產生的電壓紋波降至最低，這點很重要但常被忽略。所有電路都需要電流，有些電路需求量較大，有些電路則需要以較快的速率提供電流。采用充分去耦的低阻抗電源層或接地層以及良好的PCB層疊，有助于將因電路的電流需求而產生的電壓紋波降至最低。例如，根據所用的去耦策略，如果系統設計的開關電流為1 A，PDS的阻抗為10 mΩ，則最大電壓紋波為10 mV。計算很簡單：V = IR。

憑借完美的PCB堆疊，可覆蓋高頻范圍，同時在電源層起始入口點和高功率或浪涌電流器件周圍使用傳統去耦，可覆蓋低頻范圍(<500 MHz)。這可確保PDS阻抗在整個頻率范圍內均最低。沒有必要各處都配置電容；電容正對著每個IC放置會破壞許多制造規則。如果需要這種嚴厲的措施，則說明電路存在其它問題。Got it？

在高度集成的電子產品中，電源系統的設計占到了設計工作量的50%左右;對于復雜的FPGA類型的產品應用，在電路中常常會達到15～30路不同的電源。

電源完整性的目的就是給系統提供持續、穩定、干凈的電源，保證系統穩定的工作。在數字系統中，使信號完整性滿足系統設計的要求也需要有一個非常穩定的電源系統，但是又不能使電源系統超標。所以在設計電源完整性時，不僅僅關注的是去耦電容，還需要關注電源完整性、信號完整性和電磁兼容性這個“生態系統”，尤其是要考慮高度集成化的數字電路對電源完整性的影響… …

但是傳統分析信號完整性和電源完整性都是分開分析的，為了更好的分析SI和PI的相互影響，我們需要把SI和PI放在同一個EM仿真中來分析。

PDN

真實的PDN是什么樣子的呢？主要分為三個部分：供電端（VRM）、用電端（Sink）和傳輸通道（PCB、Cable、瓷片電容等等）。

電路板設計中，都有電源分配網絡系統。電源分配網絡系統的作用就是給系統內所有器件或芯片提供足夠的電源，并滿足系統對電源穩定性的要求。

我們看到電源、GND網絡，其實分布著阻抗。

電源噪聲余量計算：

1、芯片的datasheet會給一個規范值，通常是5%；要考慮到穩壓芯片直流輸出誤差，一般是+/_2.5%，因此電源噪聲峰值幅度不超過+/_2.5%。

2、如芯片的工作電壓范圍是3.13~3.47，穩壓芯片標出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=110mv。穩壓芯片輸出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。電源噪聲余量為110-33.6=76.4mv。

計算電源噪聲要注意五點

（1）穩壓芯片的輸出的精確值是多少。

（2）工作環境的是否是穩壓芯片所推薦的環境。

（3）負載情況是怎么樣，這對穩壓芯片輸出也有影響。

（4）電源噪聲最終會影響到信號質量。而信號上的噪聲來源不僅僅是電源噪聲，反射竄擾等信號完整性問題也會在信號上疊加，因此不能把所有噪聲余量留給電源系統。

（5）不同的電壓等級對電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對電源要求更高。

電源噪聲來源

（1）穩壓芯片輸出的電壓不是恒定的，會有一定的紋波。

（2）穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源響應的頻率一般在200Khz以內，能做正確的響應，超過了這個頻率則在電源的輸出短引腳處出現電壓跌落。

（3）負載瞬態電流在電源路徑阻抗和地路徑阻抗產生的壓降。

（4）外部的干擾。

目標阻抗

目標阻抗是電源系統的瞬態阻抗，對快速變化的電流的表現出來的一種特性阻抗。目標阻抗和一定寬度的頻率有關，在感興趣的頻率范圍內，電源阻抗都不能超過這個值。

目標阻抗公式

去耦的電源電壓，ripple為允許的電壓波動范圍，典型值為2.5%，△Imax為負載芯片最大瞬態電流變化量。

在進行電源完整性設計、分析和仿真的時候都會涉及到一個非常重要的概念，就是目標阻抗？但是目標阻抗真的是很多工程師認為的那么簡單嗎？

在真實的電源系統中，電容已經不再是一個簡單的電容，而是包含了ESR、ESL的寄生參數。它們有串聯等效的作用，也有并聯等效的作用，呈現出來的結果都是不相同的。

PDN阻抗隨著頻率而變化，不同的VRM也會導致阻抗曲線變化，好的VRM會使整條PDN阻抗曲線非常平滑。

信號的頻譜含量范圍很廣，并且隨著傳輸數據而不斷變化，在這種情況下，我們確實需要關注阻抗較高的頻率上的強制響應，確保這個響應不要產生影響芯片與芯片之間通信的PDN噪聲。

阻抗曲線都在目標阻抗以下都沒問題了嗎?如果存在多個不超過目標阻抗的巨大的反諧振點是否可以呢？

在電路設計時，通常會在電路板上放置非常多的電容，那這些電容如何選型？如何搭配？如何放置？這是每一位工程師都會遇到的情況。

選擇電容

用一個電容組合的例子。這個組合使用的電容為：2個680uf鉭電容，7個2.2uf陶瓷電容（0805封裝），13個0.22uf陶瓷電容（0603封裝），26個0.022uf陶瓷電容（0402）。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個容值的曲線為為圖中三個V字曲線，從左到右2.2uf →0.22uf → 0.022uf?？偟淖杩骨€為底部粗包路線。

這個組合實現了在500K到150M范圍內保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點控制的很低。