24、濾波時選用電感，電容值的方法是什么？

　　電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲（ripple noise）。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這LC 是放在開關式電源（switching regulation power）的輸出端時，還要注意此LC所產(chǎn)生的極點零點（pole/zero）對負反饋控制（negative feedback control）回路穩(wěn)定度的影響。

　　25、如何盡可能的達到EMC 要求，又不致造成太大的成本壓力？

　　pcb 板上會因EMC 而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferritebead、choke 等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過EMC 的要求。以下僅就PCB 板的設計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。

　　1、盡可能選用信號斜率（slew rate）較慢的器件，以降低信號所產(chǎn)生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對外的連接器。

　　3、注意高速信號的阻抗匹配，走線層及其回流電流路徑（return current path）， 以減少高頻的反射與輻射。

　　4、在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋Ｌ貏e注意電容的頻率響應與溫度的特性是否符合設計所需。

　　5、對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。

　　6、可適當運用ground guard/shunt traces 在一些特別高速的信號旁。但要注意guard/shunttraces 對走線特性阻抗的影響。

　　7、電源層比地層內(nèi)縮20H，H 為電源層與地層之間的距離。

　　26、當一塊PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？

　　將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠時使用。

　　27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在？

　　數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑（return currentpath）會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

　　28、在高速PCB 設計原理圖設計時，如何考慮阻抗匹配問題？

　　在設計高速PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有的關系，例如是走在表面（microstrip）或內(nèi)層（stripline/double stripline），與參考層（電源層或地層）的距離，走線寬度，PCB 材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators（端接），如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

　　29、哪里能提供比較準確的IBIS 模型庫？

　　IBIS 模型的準確性直接影響到仿真的結果。基本上IBIS 可看成是實際芯片I/O buffer 等效電路的電氣特性資料，一般可由SPICE 模型轉換而得 （亦可采用測量，但限制較多），而SPICE的資料與芯片制造有的關系，所以同樣一個器件不同芯片廠商提供，其SPICE 的資料是不同的，進而轉換后的IBIS 模型內(nèi)之資料也會隨之而異。也就是說，如果用了A 廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS 不準確， 只能不斷要求該廠商改進才是根本解決之道。

　　30、在高速PCB 設計時，設計者應該從那些方面去考慮EMC、EMI 的規(guī)則呢？

　　一般EMI/EMC 設計時需要同時考慮輻射（radiated）與傳導（conducted）兩個方面。 前者歸屬于頻率較高的部分（》30MHz）后者則是較低頻的部分（《30MHz）。 所以不能只注意高頻而忽略低頻的部分。

　　一個好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置， PCB 迭層的安排， 重要聯(lián)機的走法， 器件的選擇等， 如果這些沒有事前有較佳的安排， 事后解決則會事倍功半， 增加成本。 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器， 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射， 器件所推的信號之斜率（slew rate）盡量小以減低高頻成分， 選擇去耦合（decoupling/bypass）電容時注意其頻率響應是否符合需求以降低電源層噪聲。 另外， 注意高頻信號電流之回流路徑使其回路面積盡量小（也就是回路阻抗loopimpedance 盡量小）以減少輻射。 還可以用分割地層的方式以控制高頻噪聲的范圍。 ， 適當?shù)倪x擇PCB 與外殼的接地點（chassis ground）。

　　31、如何選擇EDA 工具？

　　目前的pcb 設計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能1.3.4 可以選擇PADS 或Cadence 性能價格比都不錯。PLD 的設計的初學者可以采用PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設計時可以選用單點工具。

　　32、請推薦一種適合于高速信號處理和傳輸?shù)腅DA 軟件。

　　常規(guī)的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往占據(jù)了70%的應用場合。在做高速電路設計，模擬和數(shù)字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是為的。

　　33、對PCB 板各層含義的解釋

　　Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend， 比如 R1 C5，IC10.bottomoverlay----同理multilayer-----如果你設計一個4 層板，你放置一個 free pad or via， 定義它作為multilay 那么它的pad 就會自動出現(xiàn)在4 個層上，如果你只定義它是top layer， 那么它的pad 就會只出現(xiàn)在頂層上。

　　34、2G 以上高頻PCB 設計，走線，排版，應重點注意哪些方面？

　　2G 以上高頻PCB 屬于射頻電路設計，不在高速數(shù)字電路設計討論范圍內(nèi)。而射頻電路的布局（layout）和布線（routing）應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的boardstation 中有專門的RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業(yè)界的是agilent 的eesoft，和Mentor 的工具有很好的接口。

　　35、2G 以上高頻PCB 設計，微帶的設計應遵循哪些規(guī)則？

　　射頻微帶線設計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應該在這個場提取工具中規(guī)定。

　　36、對于全數(shù)字信號的PCB，板上有一個80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅動能力，還應該采用什么樣的電路進行保護？

　　確保時鐘的驅動能力，不應該通過保護實現(xiàn)，一般采用時鐘驅動芯片。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。采用時鐘驅動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅動芯片內(nèi)時延。

　　37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響小？

　　時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS 信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

　　38、27M，SDRAM 時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

　　如果是三次諧波大，二次諧波小，可能因為信號占空比為50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不

　　會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

　　39、什么是走線的拓撲架構？

　　Topology，有的也叫routing order.對于多端口連接的網(wǎng)絡的布線次序。

　　40、怎樣調(diào)整走線的拓撲架構來提高信號的完整性？

　　這種網(wǎng)絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。