1. 降低電源和地板層之間的間距;

　　2. 增大平板的尺寸;

　　3. 提高填充介質(zhì)的介電常數(shù);

　　4. 采用多對電源和地板層。

　　然而，由于制造或一些其他的設計考慮，設計工程師還需要用一些較為靈活的有效的方法來改變電源供電系統(tǒng)的阻抗。為了減小阻抗并且消除那些諧振峰，在PCB上放置分立的去耦電容便成為常用的方法。

　　圖4顯示了在三種不同設置下，用Sigrity PowerSI計算得到的電源供電系統(tǒng)的輸入阻抗：

　　a. 沒有電源整流模塊，沒有去耦電容放置在板上。

　　b. 電源整流模塊用短路來模擬，沒有去耦電容放置在板上。

　　c. 電源整流模塊用短路來模擬，去耦電容放置在板上。

　　從圖中可見，例子a藍線，在集成電路芯片的位置處觀測到的電源供電系統(tǒng)的輸入阻抗在低頻時呈現(xiàn)出容性。隨著頻率的增加，第一個自然諧振峰出現(xiàn)在800MHz的頻率處。此頻率的波長正對應了電源地平板的尺寸。

　　例子b的綠線，輸入阻抗在低頻時呈現(xiàn)出感性。這正好對應了從集成電路芯片的位置到電源整流模塊處的環(huán)路電感。這個環(huán)路電感和平板電容一起引入了在200MHz的諧振峰。

　　例子c的紅線，在板上放置了一些去耦電容后，那個200MHz的諧振峰被移到了很低的頻率處(<20MHz)，并且諧振峰的峰值也降低了很多。第一個較強的諧振峰則出現(xiàn)在大約1GHz處。由此可見，通過在PCB上放置分立的去耦電容，電源供電系統(tǒng)在主要的工作頻率范圍內(nèi)可以實現(xiàn)較低的并且是平滑的交流阻抗響應。因此，電源供電系統(tǒng)的噪聲也會很低。

?

　　圖5：針對不同結構仿真計算得到的輸入阻抗。不考慮芯片和封裝結構(紅線);考慮封裝結構(藍線);考慮芯片、封裝和電路板(綠線)。

　　在板上放置分立的去耦電容使得設計師可以靈活地調(diào)整電源供電系統(tǒng)的阻抗，實現(xiàn)較低的電源地噪聲。然而，如何選擇放置位置、選用多少以及選用什么樣的去耦電容仍舊是一系列的設計問題。因此，對一個特定的設計尋求最佳的去耦解決方案，并使用合適的設計軟件以及進行大量的電源供電系統(tǒng)的仿真模擬往往是必須的。

　　協(xié)同設計概念

　　圖4實際上還揭示了另一個非常重要的事實，即PCB上放置分立的去耦電容的作用頻率范圍僅僅能達到幾百兆赫茲。頻率再高，每個分立去耦電容的寄生電感以及板層和過孔的環(huán)路電感(電容至芯片)將會極大地降低去耦效果，僅僅通過PCB上放置分立的去耦電容是無法進一步降低電源供電系統(tǒng)的輸入阻抗的。從幾百兆赫茲到更高的頻率范圍，封裝結構的電源供電系統(tǒng)的板間電容，以及封裝結構上放置的分立去耦電容將會開始起作用。到了GHz頻率范圍，芯片內(nèi)電源柵格之間的電容以及芯片內(nèi)的去耦電容是唯一的去耦解決方案。

　　圖5顯示了一個例子，紅線是一個PCB上放置一些分立的去耦電容后得到的輸入阻抗。第一個諧振峰出現(xiàn)在600MHz到700MHz。在考慮了封裝結構后，附加的封裝結構的電感將諧振峰移到了大約450MHz處，見藍線。在包括了芯片電源供電系統(tǒng)后，芯片內(nèi)的去耦電容將那些高頻的諧振峰都去掉了，但同時卻引入了一個很弱的30MHz諧振峰，見綠線。這個30MHz的諧振在時域中會體現(xiàn)為高頻翻轉(zhuǎn)信號的中頻包絡上的一個電壓波谷。

　　芯片內(nèi)的去耦是很有效的，但代價卻是要用去芯片內(nèi)寶貴的空間和消耗更多的漏電流。將芯片內(nèi)的去耦電容挪到封裝結構上也許是一個很好的折衷方案，但要求設計師擁有從芯片、封裝結構到PCB的整個系統(tǒng)的知識。但通常，PCB的設計師無法獲得芯片和封裝結構的設計數(shù)據(jù)以及相應的仿真軟件包。對于集成電路設計師，他們通常不關心下端的封裝和電路板的設計。但顯然采用協(xié)同設計概念對整個系統(tǒng)、芯片-封裝-電路板的電源供電系統(tǒng)進行優(yōu)化分析設計是將來發(fā)展的趨勢。一些走在電子設計前沿的公司事實上已經(jīng)這樣做了。