基于FPGA的設計示例

　　使用FPGA系統的供電是探討多電源系統處理的活教材。適當的FPGA電源控制對于實現可靠、可重復的設計至關重要，否則可能會在實驗室甚至現場引發災難性故障。大多數FPGA具有多個電源軌，一般表示為 VCCO， VCCAUX， 和 VCCINT. 這些電源分別用于為FPGA內核、輔助電路（如時鐘和PLL等）、接口邏輯供電。

　　這些電源軌需要考慮的事項可以分為如下幾類：

　　電源軌的時序控制

　　電源軌電壓的容差要求

　　電源可能有軟啟動或斜率控制需求

　　下面以Xilinx Virtex-5系列FPGA的電源要求為例來說明，該系列提供許多特性，包括邏輯可編程能力、信號處理和時鐘管理。根據數據手冊，Virtex-5的電源上電順序要求為 VCCINT， VCCAUX， and VCCO. 這些電源相對于地的斜坡時間為200 μs（最小值）至50 ms（最大值）。建議工作條件如表1所示。

　　表1. Xilinx Virtex-5電源軌要求

　　The 如前所述，Virtex-5要求同步電壓跟蹤。此外，電源必須在特定的建議工作容差范圍內，而且必須在特定的dV/dt范圍內上升和下降。

　　But the 但是，FPGA只是一個較大系統的一部分。為了進一步闡明本例，假設有一個高電流、5 V主系統電源軌。為FPGA內核供電的1 V電源具有±5% （±50 mV）的容差，需要提供最高4 A的電流。3 V電源為通用邏輯電源，具有±5%的容差，在本例中需要提供4 A電流以便為FPGA I/O和設計中的其它邏輯器件供電。2.5 V電源為模擬電源，需要提供低噪聲的100 mA電流。

　　針對此應用，利用雙通道降壓控制器ADP1850提供1 V和3 V高電流電源是一個很好的解決方案。ADP1850具有許多特性，其中包括：軟啟動控制、同步跟蹤以及主從電源時序控制。上電時的上升速率由SS1和SS2引腳上的電容控制。本例中，3 V數字電源是主電源。針對2.5 V模擬電源，超低噪聲 低壓差調節器（LDO） ADP150是絕佳選擇，它可以利用ADP1850的PGOOD2信號進行時序控制。圖2為該系統的簡化框圖，顯示了時序控制的一般流程，詳情參見ADP1850數據手冊。

　　圖2. Virtex-5的電源系統

　　上例說明了時序控制和跟蹤的常見使用方式，可以將其擴展到當今的許多多電源系統，包括基于微處理器的系統和涉及混合信號技術（ADC和DAC）的系統。