比較器速度

　　電路的反應速度與輸入信號差的絕對值有關，該絕對值越大，反應速度也越快。該反應速度還與偏置電壓有關，Vb電平很高時，差分對管流過的電流越小，對后級MOS管柵電容充放電的速度越小，比較器的反應速度降低。當Vb電平很低時，M11的偏置電壓也較低，同樣比較器的反應速度要下降。

　　比較器速度是由給寄生電容和電路電容充放電電流大小確定的。圖3畫出了比較器的主要寄生電容。C1是由M2與M4的漏擴散區造成的總耗盡電容;C2是由耗盡電容C1和柵源電容Cgs組成。

　　比較器的傳輸延遲主要是由三級延遲構成，第一級延遲是VDO從靜態工作點跳變到第二級跳變點VTRP2所用時間。假設驅動第二級器件在跳變過程中大部分時間處于飽和區，近似認為有一恒定電流驅動寄生負載電容。求得第一級延遲為：

　　第二級的延遲是在第一級延遲時間結束時輸出一個階躍變化的信號，從輸出任一電源跳變到下級跳變電壓的時間計算出來，因而確定第二級輸出速度。   求得第二級延遲為： 

　　同樣，第三級的延遲是由輸出反相器產生的，延遲時間的計算主要是根據輸入電壓上升到50%與輸出電壓下降到50%的時間延遲。

　　因此，電路的總延遲為：

　　電路的功耗

　　電路的功耗不僅與偏置信號Vb的電平有關，還與兩個進行比較的信號電平值有關，具體為Vb電平越低，電路功耗越大;輸入的兩個信號電平越低，電路功耗也越大。

　　仿真結果分析

　　根據以上的分析和計算，本文采用1.2μm CMOS工藝的HSPICE模型參數，對該電壓型比較器性能進行了幾個參數的仿真，電源電壓為3V。在仿真開始時，所有器件都取其最小值，仿真過程中，根據需要和電路功能參數來調整。先確定i7之后，逐一調整M6和M7來滿足輸出電壓擺幅，使器件工作在飽和狀態。

　　根據圖3，PWM比較器的正端輸入是1MHz的鋸齒波信號，要求在-3db時頻寬要大于1MHz。調整后經仿真得到PWM比較器小信號仿真波形，如圖4所示。增益達到了80db，在-3db頻寬接近1MHz，截至頻率大于100MHz。

圖4 PWM比較器小信號波形

　　在圖3中，加入差分對管可提升轉換的速率，加快比較器的翻轉。在輸出3V時，上升時間約4ns，下降時間約5.5ns，完全滿足在1MHz工作頻率的高性能要求。

　　圖5是調整后整體電路的輸出仿真波形圖，從仿真輸出波形圖中可以看出，PWM波形較陡峭，穩定性好，尖峰小，電路總功耗僅有618mW。

圖5 PWM比較器輸出波形和輸入波形

　　結語

　　通過對整個PWM比較器總體電路結構分析和計算，采用多路電流源代替傳統的電阻負載，輸入采用差動放大電路，結合開關電源的最新設計技術，設計出一種新型開關電源電壓型PWM比較器。該電路可以作為一個模塊電路直接運用在開關電源的電壓型控制芯片設計中，提高設計芯片的整體性能和系統集成化。設計的電路在1.2mm CMOS工藝下實現，仿真結果表明，電路各項指標達到了預期的要求。