內部狀態。Bay 的邏輯設計總監Jun-wen Tsong將這種方法描述為多階段驗證流程。

　　“首先，我們在模塊級實現芯片。在這種模式下，每個模塊都被隔離開來：我們可以注入足夠的狀態啟動其運行，然后觀察其獨立運行特點。”這些測試必須在最大時鐘速度下進行，以保證精度。這樣，設計師就可實現對一串處理器每級的調試。此時，設計師還將I/O 環與內部模塊隔離，使輸入可直接進入輸出FIFO中。Bay 的設計師在獨立驗證I/O 環和內部模塊后，再將兩者結合起來整體地測試芯片。

　　以整個芯片全速運行采集數據，需要制定全面的計劃。單個處理器中的調試內核必須不僅可以識別本地指令和數據字，而且大的圖像數據對芯片運行也是十分重要的：如數據包和數據封包。另外，36位總線貫穿整個芯片，可實時將關鍵信號從任何模塊傳輸到封裝腳。使芯片以全速處理包時，調試工程師可以觀察模塊的運行。此外，硬件實時監測特定的斷言，如FIFO full/empty 斷言。Broadcom 也有類似的方法。Hublitz告訴我們，他們公司的無線局域網芯片有足夠的內部調試硬件，工程師可以在整個芯片上跟蹤向量幅度，從輸入到基帶直到輸出。

　　在一個模塊內一旦將問題隔離到一個功能上時，基于類似DFT 的策略，調試工程師可使用低級的診斷工具。Bay 杰出的工程師兼芯片架構師Barry Lee 說：“我們在模塊中有對觸發和單步的時鐘控制，并可掃描我們認為重要的信號。理想情況下，我們可以確切地了解一個特殊的流水線如何執行到針腳和寄存器級別。”

　　模擬挑戰

　　當涉及模擬電路時，一切都不一樣了。“我們將模擬部分與數字電路分割開來進行調試”Lee 解釋道。“對兩者的調試技術是不一樣的。在模擬領域，要打開環回途徑，可能要將所有的調試拿到封裝腳之外進行。由于在模擬電路中活動基元并不與時鐘同步，因而無法對其進行捕捉。”

　　模擬電路與數字電路類似，隨著幾何尺寸的縮小，設計師已經看到了探測和實驗設計的能力，Analog Devices的Paul Ferguson 認為。“我們習慣了將激光切割器用于探測臺來修改電路。后來，隨著幾何尺寸的減小，我們轉移到了聚焦離子束系統。對于250 nm 或更大的間距非常實用。這表明，實際上說，如果采用65nm 工藝，只能改動上面的兩個金屬層。”

　　這種情況引發了模擬設計風格的一個有趣的變化， Ferguson說。“最近我們在做一項90nm 設計的PLL，我們發現必須首先完成VCO（壓控制振蕩器），才能建立合適的模型。所以，我們引入了一些線路，將增益和其它參數調整到所能達到的上部金屬層。這對于調試過程的確很有益處。”

　　Matt Ball 是單芯片無線電廠商Jennic公司的混合信號項目工程師，他也強調要將關鍵模擬信號置于可取位置的重要性。“我們加入了盡量多的可編程性和數字調整功能，”他說。“有些東西必須為金屬微調的， 我們將那些位置變成單一的掩模層級別實現可訪問性。”

　　除了將實時信號引到上部金屬層或封裝腳上，今天的模擬設計師還有其它武器設定及觀察電路的狀態。最重要的是在微細幾何尺寸上進行，模擬電路與校準和監測它們的數字電路間要有密切的協作。

　　CSR的McCall 說在其設計中，ADC監測器可確定模擬電路中數字監視電路的多個點。這些點通過將轉換器的輸出接到封裝的外部，為調試工程師提供了訪問模擬部分行為的機會。“通常重要的模擬信號在某些點進行數字化處理了”Ball說。“為什么不進行采樣，以片上DSP進行濾波，輸出我們能夠看到它的結果呢？”

　　設計濾波器或放大器以便數字電路能夠調節所有重要電氣特性，這似乎有些大動干戈了。但是在首次工作的芯片和在調試前有兩層新金屬掩模層的芯片之間產生的不同甚至可以啟動設計的數字部分。而且，在小于90nm的工藝中，設計師必須面對越來越強的可變性，這些由數字調整就成了必須，這樣才能生產足夠數量的有用芯片。

　　如何進行調整？對于無線電芯片上信號的精度和頻率，IF （中頻）信號，在測試模式中可以只用布線和模擬多路復用將信號引出封裝之外。“在中頻部分，緩沖器非常有用。”Ball 說。“從重要的節點取得信號送到針腳，就可以看到需要看的結果。”Analog Devices的Ferguson也同意此觀點。“就調試而言，往往不需要比模擬多路復用器所能提供的精確度高多少，就可以看到振蕩或20% 的增益誤差。”

　　如果不能將信號引到封裝之外，有時可以將 信號路由到片上數據轉換 器。“芯片上通常有一個附屬ADC監測芯片溫度，電池電壓等等，”Ferguson 解釋說。“在調試中我們將龐大的多路復用器置于其前面，用來檢查模擬部分的其它節點。但要小心：額外的測量電路會損壞其它部分。例如，接通多路復用器觀察節點，會提高穩定電路的振

　　蕩能力。如果調試信號無意中跨過電源域，可以引入沒有遇到過的寄生電流路徑。”

　　Ball 也同意這種警告，必須選擇適當的方法，他說：“緩沖模擬信號時所產生的10fF或20fF可改變節點的行為。” Jennic傾向于只根據以前出現問題的區域，如帶隙電池，構建其調試方案。“我們更喜歡添加旁通電路，以防出現問題。”Ball補充說。這種保守思想可降低故障電路的出現機會。

　　經過計劃，加上運氣，以及一點雅致，可以重新利用功能模塊進行調試。許多模擬信號在數據轉換器中終止，所以至少其中部分是可觀察的。Ferguson 指出，可以輕松地開關s-Δ轉換器作為濾波器工作，以對進入的模擬信號進行觀察。或者小心地將位流路由到針腳，在轉換器兩側都可觀察。一旦對數據進行數字化處理，就可以使用CPU 或DSP 模塊調節及壓縮或測試對其的斷言。

　　也可以將調試智能（相當于簡單的網絡分析儀）構建到一個模塊中。環回路徑可使用發射器和接收器來互相檢查（圖 2），有些電路可以抽取結果的模擬波形。“在我們千兆位PHY （物理層）設計中，我們在PHY 塊中捕捉到了一些模擬信號，”Broadcom Hublitz 介紹說。

　　發展前景

　　不難想象，在系統設計早期階段，每個功能模塊接受足夠的自檢能力在全速運行期間進行自身診斷，并在DFT掃描鏈可處理的級別上實現這種能力。這種方法通常需要輸入緩沖器或信號發生器對模塊仿真，還要有輸出捕捉寄存器或ADC 對其觀察，以及足夠的內部斷點和跟蹤能力揭示模塊的內部工作情況。一些SOC 設計團隊現在正在進行此項計劃。這樣實際的實現就成了架構師認為必要的調試支持級別與設計所能承受的費用間的折中。

　　進一步拓展此概念，完美系統的設計師可以利用重定某些功能模塊目標，作為信號源或其它模塊的捕捉設備。附屬的ADC 是個很好的例子，這樣的機會還有更多。例如，增加快速數據轉換器可以將信號處理模塊變成網絡分析儀或數字示波器。對控制邏輯稍作添加，即可將緩沖器 SRAM 陣列轉換為跟蹤緩沖器。

　　按這種思考方式，片上的功能模塊可成為大量的調試資源，只重置幾個多路復用器和模式開關即可。但此過程需要深謀遠慮。這樣組織會影響平面規劃和全局布線。必須在設計開始時進行，而不能在最后的實現時進行。

　　Ferguson 認為，某些工具也可支持這種過程。精密的工具可自動安裝這種結構，如掃描鏈、掃描控制器及矢量發生器等。而且，DFT 硬件在寄存器級別的診斷上是必不可少的。但是，并沒有支持創建調試結構的工具。Ferguson至少想要看到一種將混合信號模塊視為具有能觀性和能控性，并能掃描檢查簡單錯誤的檢測工具。理想狀態下一種工具應該能夠貫穿于一項設計，并能提出一種調試架構和工藝。但這是以后要解決的問題。