本文為大家介紹一個cmos無運放帶隙基準源電路。

常規的帶隙基準電路

圖1所示是兩種常規的帶隙基準電路，兩者都是通過箝制A，B點電壓相等，產生PTAT電流，再通過電阻R2將該電流轉變為電壓，與晶體管的VEB相加，得到基準電壓。兩者不同點是圖1（A）所示電路使用運算放大器，圖1（B）所示電路使用電流鏡，使A，B電壓相等。運放帶隙基準的性能受運算放大器的失調電壓、電源抑制比、增益等的嚴重影響。雖然可以通過仔細設計運算放大器得到很好的性能，但是運算放大器不僅引入了新的噪聲和功耗，而且還增加了設計難度。電流鏡帶隙基準電路雖然沒有使用運算放大器，但是因為溝道調制效應等原因，也會造成基準源精度的降低。

圖1兩種常規的帶隙基準電路

cmos無運放帶隙基準源

本文在圖1（B）常規電流鏡帶隙基準電路的基礎上，提出一種新型帶隙基準電路，如圖2所示。

圖2 新型帶隙基準電壓源

啟動電路

因為帶隙電路中存在簡并偏置點，當電源上電時，有可能出現所有支路都傳輸零電流的情況，使整個電路不能正常工作。因此，需要啟動電路讓電路在上電時擺脫簡并偏置點。

圖2電路中的M9～M14和Q5組成啟動電路。剛接通電源時，節點⑥為低電平。M9導通，給節點⑥充電。當節點⑥電壓升到一定高度時，整個帶隙基準電路開始正常工作，同時導致（6）式成立，從而在電路正常工作時M9處于截止狀態。啟動電路不再對電路產生影響，完成電路的啟動。

基準電壓產生電路

圖2中，M1，M2，M5，M6寬長比的比例為2∶1∶1∶2。M3，M4，M7寬長比的比例為2∶1∶2。Q1，Q3～Q5是一樣的三極管，Q2是與Q1一樣的16個三極管的并聯。

M1～M5，Q1，Q2形成PTAT電流產生電路。M5還起反饋作用。M6，M7，Q3支路為M3，M4提供偏置電壓，同時起負反饋作用，使節點①電壓等于節點②電壓。Q1和Q3是一樣的三極管，M7和M3的柵極相連，使V⑤＝V③。假設節點③電壓不等于節點⑤電壓，如果V⑤＞V③，由VBE1＜VBE3得到I1＜I5，而由VGS3＞VGS7得到I1＞I5，與前面得到的結論相矛盾，所以，V⑤＝V③，I1＝I5，VGS1＝VGS6，從而得到節點①電壓等于節點②電壓。由電流鏡和各個晶體管的尺寸比值，可得出IPTAT＝I1＝I2＋I3＝I4＝I5＝I6。因為M3和M4傳輸同樣的電流，漏極電壓又相等，它們接在同一個柵極電壓上，所以，V④＝V③。

（7）式得到的正溫度系數電流IPTAT被鏡像到M８，Q4，R2支路。通過該電流流過R2產生的電壓和VEB4相加，得到所要的帶隙基準電壓。

但是，實際電路會與這個比值有所偏差。最終電路得到了約1．25V的基準電壓。

下面分析電路中兩個支路的反饋作用。

首先分析2M6M7所在反饋支路。假設節點2電壓升高V，節點6電壓變化為：

由（14），（15）式得，V經過M5支路反饋后返回到節點2的電壓變化量為：

從（13）和（16）式可以看出，這兩個支路反饋回來的電壓量V2均與－V成正比，所以是負反饋。這兩路負反饋使電路比普通結構有更大的環路增益，從而提高了環路的抗干擾能力和電路的電源抑制比，減小了常規結構中溝道調制效應對基準源精度的影響。