在無數(shù)的工業(yè)、汽車、儀器儀表和眾多其他應用中，普遍存在一項挑戰(zhàn)，就是如何將微小的傳感器信號正確連接到ADC，以實現(xiàn)數(shù)字化和數(shù)據(jù)采集。傳感器信號通常很微弱，可能有很高噪聲，看上去像是一個非常高的阻抗源，位于大共模(CM)電壓之上。這些都是ADC輸入所不樂見的。本文將介紹最新集成解決方案，可以徹底解決工程師提出的超出當前能力范圍的問題。本文還會詳細介紹設計步驟，以便配置一個完整的傳感器接口儀表放大器來驅(qū)動ADC輸入。

圖1.從傳感器到達ADC的挑戰(zhàn)

什么適合傳感器及為何有問題？

這個問題的簡短答案是儀表放大器。傳感器適合連接的對象是儀表放大器。

儀表放大器具有高精度（低失調(diào)）和低噪聲特性，不會破壞小輸入信號。其差分輸入適合于許多傳感器信號（如應變計、壓力傳感器等），并且能夠抑制任何存在的共模信號，僅留下我們感興趣的原始小電壓，而不會留下不需要的共模信號。儀表放大器具有很大的輸入阻抗，不會給傳感器帶來負載，確保脆弱的信號不受信號處理的影響。此外，儀表放大器通常使用單個外部電阻即可提供很大的增益和可選增益范圍，因而非常靈活，可讓目標小信號適應遠高于信號路徑噪聲電平的電壓和ADC模擬輸入。儀表放大器是針對精密性能而設計的，內(nèi)部進行了調(diào)整，能夠在很寬的工作溫度范圍內(nèi)保持其性能，并且不受電源電壓變化的影響。儀表放大器還具有極低的增益誤差，這也有助于其維持精度，并限制擺幅變化所造成的測量或信號誤差。

ADC輸入樂見什么？

驅(qū)動ADC輸入可不是那么容易。前端的內(nèi)部電容（圖2中的CDAC）開關(guān)操作會引起電荷注入，這使得傳輸高線性度的穩(wěn)定信號以供ADC量化成為一項艱巨的任務。驅(qū)動ADC輸入的驅(qū)動器必須能夠處理這些大的電荷注入，并在下一個轉(zhuǎn)換周期之前迅速穩(wěn)定下來。此外，根據(jù)ADC分辨率（位數(shù)），驅(qū)動器的噪聲和失真不應成為限制因素。

圖2.ADC輸入驅(qū)動具有挑戰(zhàn)性

要達到上述要求絕非易事，特別是對于低功耗驅(qū)動器而言。另外，由于半導體工藝的現(xiàn)代化，ADC工作電源電壓日漸下降。這種趨勢的不良副作用之一是，ADC輸入變得更容易受輸入過壓的影響，并可能造成傷害或損壞。這就需要有外部電路來防范這種過壓。此類外部電路不僅不能將任何可測量噪聲加入信號，而且不應限制帶寬或引起任何形式的失真。另外還非常希望整個電路能快速反應，并能從過壓事件中迅速地恢復。

偏移輸入信號以符合ADC模擬輸入電壓范圍也存在挑戰(zhàn)。為執(zhí)行此任務而添加的任何電路元件都必須遵守前面列出的所有限制條件（即低失真、低噪聲、足夠的帶寬等）。

如果儀表放大器能夠直接驅(qū)動ADC就好了！

市面上的所有儀表放大器都存在一些缺點，因此需要更多電路元件才能完成從物理世界（傳感器）到數(shù)字世界(ADC)的路徑。傳統(tǒng)上，儀表放大器不是驅(qū)動ADC的首選電路元件（某些ADC比其他ADC更精密）。儀表放大器所做的事情已經(jīng)夠多了，希望它做得更多似乎不公平！

克服ADC驅(qū)動器的諧波失真(HD)是一項困難的挑戰(zhàn)。下面是ADC驅(qū)動器必須滿足或超過的失真性能的表達式，其是ADC分辨率的函數(shù)：

SINAD = 6.02 × ENOB + 1.76 dB (1)

SINAD：SNR + 失真

ENOB：有效位數(shù)

因此，對于16位ENOB，SINAD≥98 dB

當前市場上的儀表放大器通常不是為驅(qū)動ADC輸入而設計的。造成這種情況的最常見原因是這些器件缺乏高分辨率ADC所需的線性度。線性度或諧波失真（也稱為THD，即總諧波失真）是最有可能的限制因素，儀表放大器因此而無法直接驅(qū)動ADC。當復雜波形被數(shù)字化后，一旦其被失真項干擾，信號便無法與此類干擾區(qū)分開來，數(shù)據(jù)采集將被破壞！驅(qū)動器還應能夠從之前解釋的ADC輸入電荷注入瞬態(tài)中快速穩(wěn)定下來。

改進當前解決方案

現(xiàn)在，新的儀表放大器系列不僅能夠完成儀表放大器傳統(tǒng)上所做的所有事情，而且能非常好地直接驅(qū)動ADC并保護ADC輸入！LT6372-1（支持0 dB到60 dB的增益）和LT6372-0.2（支持–14 dB到+46 dB的增益/衰減）可以幫助完成精密傳感器接口的任務，直接驅(qū)動ADC輸入。

使用諸如LT6372系列的高精度、低噪聲儀表放大器來直接驅(qū)動ADC模擬輸入具有明顯的優(yōu)勢，無需再增加一個放大或緩沖級。其中的一些好處包括：減少元件數(shù)量，降低功耗和成本，縮小電路板面積，提供高CMR、出色的直流精度、低1/f噪聲，通過單個元件選擇增益。

許多被選作ADC驅(qū)動器的高速運算放大器可能沒有LT6372系列所具有的低1/f噪聲特性，原因是后者采用專有工藝制造。此外，可能需要添加額外的緩沖和增益級以放大微小的傳感器信號。采用儀表放大器直接驅(qū)動ADC時，放大器級或基準電壓源都沒有與之相當?shù)念~外噪聲源或直流偏移項。

圖3.理想的傳感器放大器/ADC驅(qū)動器

LT6372-1和LT6372-0.2具有極高的輸入阻抗，可以與傳感器或類似信號輸入接口，并提供大增益(LT6372-1)或衰減(LT6372-0.2)而不會引起負載效應，同時其低失真和低噪聲可確保精確轉(zhuǎn)換而不會降低性能，支持16位和更低分辨率ADC以高達150 kSPS的速率運行。圖4顯示了在給定增益設置下每個器件可以實現(xiàn)的帶寬。

LT6372-1失真與頻率的關(guān)系參見圖5，應確保失真項不會影響ADC在最高目標頻率的THD性能。以ADC LTC2367-16為例，其SINAD規(guī)格為94.7 dB。為確保驅(qū)動器不是主要因素，圖5顯示LT6372-1是小于約5kHz頻率的合適選擇。

LT6372-1用作ADC驅(qū)動器的精妙之處

除前面提到的優(yōu)點之外，LT6372系列的分離基準電壓架構(gòu)（在圖6中顯示為分開的RF1和RF2引腳）允許以將信號直接有效地平移到ADC FS電壓范圍內(nèi)，而無需使用額外的基準電壓源和其他外部電路來達到相同目的，從而降低成本和復雜性。對于大多數(shù)ADC，REF2（此處顯示與VOCM直流電壓相連）將與ADC VREF電壓相連，這將確保ADC模擬輸入中間電平為VREF/2。

圖4.LT6372-1和LT6372-0.2在各種增益下的頻率響應

圖5.LT6372-1 THD與頻率的關(guān)系

LT6372系列的內(nèi)置輸出箝位（CLHI和CLLO）確保ADC的敏感輸入不會受到正向或負向瞬變的破壞或可能的損害。該系列支持無失真的輸出擺幅達到箝位電壓，并能夠快速響應和恢復，從而在可能的瞬變觸發(fā)任一箝位之后保護ADC并使之迅速恢復正常工作。

有些SAR ADC的模擬輸入給放大器驅(qū)動帶來了具挑戰(zhàn)性的負載。放大器需要有低噪聲和快速建立特性，并具備高直流精度，以將干擾信號的擾動保持在一個LSB或更小。更高的采樣速率和更高階的ADC對放大器的要求也更高。圖7顯示了典型SAR ADC的輸入。

圖7所示的開關(guān)位置對應于采樣或采集模式，在該模式下，模擬輸入連接到采樣電容CDAC，然后在下一工作階段開始轉(zhuǎn)換。

在此階段開始之前，開關(guān)S2已將CDAC電壓放電至0 V或其他偏置點，例如FS/2。在采樣周期開始時，S1閉合且S2斷開，VSH和模擬輸入的電壓差導致瞬態(tài)電流流動，使得CDAC可以充電達到模擬輸入電壓。對于較高采樣速率的ADC，該電流可能高達50 mA。電容CEXT有助于緩解該電流階躍引起的放大器輸出電壓的階躍變化，但放大器仍會受到其干擾，需要在采集周期結(jié)束之前及時建立。電阻REXT將驅(qū)動器與CEXT隔開，并且在驅(qū)動大電容時還能降低其對穩(wěn)定性的影響。關(guān)于REXT和CEXT值的選擇，需要權(quán)衡這種電流注入造成的更大隔離與以這種方式形成的低通濾波器所導致的建立時間性能下降。此濾波器也有助于減小帶外噪聲并改善SNR，不過這不是其主要功能。

ADC前端RC元件值設計

選擇REXT和CEXT的值時要考慮很多因素。以下是影響FFT或其他方式測得的ADC動態(tài)響應的因素總結(jié)：

●? ? ?CEXT：充當輸入電荷反沖的電荷桶，使電壓階躍最小，從而改善建立時間。

○ 太大：可能會影響放大器穩(wěn)定性，并可能將LPF滾降頻率降得太低而無法讓信號通過。

○ 太小：ADC輸入的電荷反沖太大，無法及時建立。

●? ? ?REXT：在放大器輸出和CEXT之間提供隔離，以確保穩(wěn)定性。

○ 太大：可能會使建立時間常數(shù)過長。當計入ADC輸入非線性阻抗時，也可能導致THD升高1。可能會增加IR壓降誤差。

○ 太小：由于CEXT，放大器可能變得不穩(wěn)定或其正向路徑建立可能會受到影響。

圖6.LT6372分離基準電壓用于將信號移至ADC模擬輸入信號范圍內(nèi)

圖7.采集/采樣模式下的SAR ADC輸入

下面是設計REXT和CEXT值的一些設計步驟，以LT2367-16 ADC為例，其由LT6372-1驅(qū)動，最大輸入頻率fIN為2kHz，采樣速率為150 kSPS（下面某些公式的完整推導參見參考文獻1）：

選擇足夠大的CEXT充當電荷桶，最大程度減少電荷反沖：

其中：

CDAC：ADC輸入電容 = 45 pF (LTC2367-16)

→ CEXT?= 10 nF（選定值）

使用下式計算ADC輸入電壓階躍VSTEP：

其中：

VREF?= 5 V (LTC2367-16)

CDAC：ADC輸入電容 = 45 pF (LTC2367-16)

CEXT?= 10 nF（之前）

→ VSTEP?= 22 mV（計算值）

注意：此VSTEP函數(shù)假定CDAC在每個采樣周期結(jié)束時都放電至地，LTC2367-16也是如此。參考文獻1中的VSTEP公式使用了不同的假設，因為它是針對ADC架構(gòu)的，CDAC電壓對于每個樣本保持不變。
?

假設階躍輸入以指數(shù)方式建立，計算需要多少個輸入REXT×CEXT時間常數(shù)NTC才能建立：

其中：

VSTEP：之前計算的ADC輸入電壓階躍

VHALF_LSB：LSB/2，單位為伏特。對于5 V FS和16位，其為38μV (= 5 V/217)

→ NTC?= 6.4 個時間常數(shù)

計算時間常數(shù)τ：

其中：

tACQ：ADC采集時間；tACQ?= tCYC?– tHOLD

假設采樣率為150 kSPS：

tCYC?= 6.67 μs (= 1/150 kHz)

tHOLD?= 0.54 μs (LTC2367-16)

因此：tACQ?= 6.13μs

→ τ ≤ 0.96 μs

在已知τ和CEXT的情況下，可以計算REXT：

→ REXT?≤ 96 Ω

現(xiàn)在我們有了外部RC值，所選ADC可以適當?shù)亟ⅰＨ绻嬎愠龅腞EXT過高，可以增加CEXT并重新計算REXT以減小其值，反之亦然。圖8顯示了CEXT的選定值和對應的REXT值，用以簡化本例工作條件下的計算任務。

圖8.ADC正確建立對應的外部輸入RC關(guān)系

使用前面的步驟找到合適的REXT和CEXT起始值。應執(zhí)行基準測試和評估，并根據(jù)需要優(yōu)化這些值，同時牢記此類變動對性能的影響。

總結(jié)

介紹了一個新的儀表放大器系列，它能幫助連通傳感器與數(shù)據(jù)采集器件。本文詳細探討了這些器件的特性，并通過一個實際例子說明了如何設計ADC前端元件以確保驅(qū)動器與ADC的組合能夠提供預期的分辨率。

作者簡介

Hooman Hashemi于2018年3月加入ADI公司，從事新產(chǎn)品指標測試和展示產(chǎn)品特性與用途的應用開發(fā)工作。Hooman此前曾在Texas Instruments工作了22年，擔任應用工程師，專注于高速產(chǎn)品系列。他于1989年8月畢業(yè)于圣克拉拉大學，獲電氣工程碩士學位；1983年12月畢業(yè)于圣何塞州立大學，獲電氣工程學士學位。
編輯：hfy