持續(xù)同時朝多面向快速進展的晶圓代工大廠臺積電（TSMC），于美國硅谷舉行的年度技術(shù)研討會上宣布其7納米制程進入量產(chǎn)，并將有一個采用極紫外光微影（EUV）的版本于明年初量產(chǎn)；此物該公司也透露了5納米節(jié)點的首個時間表，以及數(shù)種新的封裝技術(shù)選項。

臺積電也繼續(xù)將低功耗、低泄漏電流制程技術(shù)往更主流的22/12納米節(jié)點推進，提供多種特殊制程以及一系列嵌入式存儲器選項；在此同時該公司也積極探索未來的電晶體結(jié)構(gòu)與材料。整體看來，這家***晶圓代工龍頭預計今年可生產(chǎn)1，200萬片晶圓，研發(fā)與資本支出都有所增加；臺積電也將于今年開始在南京的據(jù)點生產(chǎn)16納米FinFET制程芯片。

唯一的壞消息是，臺積電的新制程節(jié)點是不完全步驟，因此帶來的優(yōu)勢也越來越薄；而新的常態(tài)是當性能增加，功耗下降幅度通常在10~20%左右，這使得新的封裝技術(shù)與特殊制程重要性越來越高。

臺積電已經(jīng)開始量產(chǎn)的7納米制程，預期今年將有50個以上的設(shè)計案投片（tapout），包括CPU、GPU、AI加速器芯片、加密貨幣采礦ASIC、網(wǎng)路芯片、游戲機芯片、5G芯片以及車用IC。該制程節(jié)點與兩個世代前的16FF+制程相較，能提供35%的速度提升或節(jié)省65%耗電，閘極密度則能提升三倍。

將采用EUV微影的N7+節(jié)點，則能將閘極密度再提升20%、功耗再降10%，不過在速度上顯然沒有提升──而且這些進展需要使用新的標準單元（standardcells）。臺積電已經(jīng)將所謂的N7+節(jié)點基礎(chǔ)IP進行硅驗證，不過數(shù)個關(guān)鍵功能區(qū)塊還得等到今年底或明年初才能準備就緒，包括28-112Gserdes、嵌入式FPGA、HBM2與DDR5介面。

臺積電研究發(fā)展/設(shè)計暨技術(shù)平臺副總經(jīng)理侯永清（CliffHou）預期，該EUV制程在布局IP方面需要多花10%~20%的力氣：“我們開發(fā)了一種實用方法以漸進方式來轉(zhuǎn)移IP。”他表示，經(jīng)過完整認證的N7+節(jié)點EDA流程將在8月份完成；在此同時，該節(jié)點的256Mbit測試SRAM良率已經(jīng)與初期版本的7納米節(jié)點相當。

展望未來，臺積電預計在2019上半年展開5納米制程風險試產(chǎn)，鎖定手機與高性能運算芯片應(yīng)用；相較于第一版不采用EUV的7納米制程，5納米節(jié)點的密度號稱可達1.8倍，不過功耗預期只降低20%、速度約增加15%，采用極低閾值電壓（ExtremelyLowThresholdVoltage，ELTV）技術(shù)則或許能提升25%；臺積電并未提供ELTV技術(shù)的細節(jié)。

EUV功率水準順利朝明年初量產(chǎn)發(fā)展

“沒有EUV，他們就無法提供與過去節(jié)點相同的微縮優(yōu)勢；”市場研究機構(gòu)TheLinleyGroup的分析師MikeDemler表示：“如果你看N7+制程，號稱比N7制程再微縮20%，因此EUV還是更接近傳統(tǒng)摩爾定律（Moore’sLaw）微縮水準所需的，而N7到N5節(jié)點的微縮效果只會更糟。”

臺積電顯然擁有能在明年初以EUV微影進行量產(chǎn)的好運氣，該公司擁有的系統(tǒng)在4月份以250W維持生產(chǎn)數(shù)周，預期明年可達到300W，這是大量生產(chǎn)所需的功率水準。不過要維持每日平均145W的功率，臺積電還需要加把勁；對此該公司研究發(fā)展/技術(shù)發(fā)展資深副總經(jīng)理米玉杰（Y.J.Mii）表示：“生產(chǎn)量正朝向滿足量產(chǎn)所需發(fā)展。”

除了透露在功率以及生產(chǎn)量方面的顯著進步，米玉杰表示，盡管仍超出三分之一，光阻劑量（resistdosage）的減少幅度也朝著該公司在2019年第一季量產(chǎn)的目標邁進；此外EUV光源的光罩護膜（protectivepellicle的穿透率目前達到83%，明年應(yīng)該可以達到90%。

米玉杰以數(shù)個案例為證明，表示EUV持續(xù)提供比浸潤式步進機更佳的關(guān)鍵尺寸（criticaldimensions）均勻度；臺積電預期會同時在N7+以及5納米節(jié)點的多個層采用EUV，并積極安裝ASML的NXE3400微影設(shè)備。

看來臺積電的EUV量產(chǎn)計劃與三星（Samsung）的量產(chǎn)時程差距在六個月之內(nèi)，后者表示將于今年導入量產(chǎn)，更多相關(guān)訊息可望在本月稍晚三星自家活動上曝光。而臺積電與三星的EUV量產(chǎn)時程差距，看來并不足以讓Apple或Qualcomm等大客戶更換代工伙伴；市場研究機構(gòu)VLSIResearch執(zhí)行長G.DanHutcheson表示，只有幾個月的領(lǐng)先在長期看來是微不足道。

仍在萌芽階段的臺積電5納米節(jié)點，則預計在6月份釋出0.5版的EDA流程，以及在7月份推出0.5版的設(shè)計工具套件；該節(jié)點還有許多IP功能區(qū)塊要到明年才會完成驗證，包括PCIe4.0、DDR4以及USB3.1介面。

臺積電的目標是在2019年讓10/7納米節(jié)點產(chǎn)量增加三倍，達到一年110萬片晶圓；該公司的Fab18已經(jīng)在***的臺南科學園區(qū)興建中，預計在2020年開始5納米制程量產(chǎn)。

多種封裝技術(shù)選項

臺積電已經(jīng)為GPU與其他處理器打造CoWoS2.5D封裝技術(shù)，還有智慧型手機芯片適用的晶圓級扇出式封裝InFO，除了繼續(xù)推廣這兩種技術(shù)，該公司還將添加其他新技術(shù)選項。

從明年初開始，CoWoS技術(shù)將提供具備倍縮光罩（reticle）兩倍尺寸的硅中介層選項，以因應(yīng)該領(lǐng)域的需求；而具備130微米凸塊間距的版本則將在今年通過品質(zhì)認證。InFO技術(shù)則會有四種衍生技術(shù)，其中存儲器基板應(yīng)用的InFO-MS，將在1x倍縮光罩的基板上封裝SoC與HBM，具備2x2微米的重分布層（redistributionlayer），將在9月通過驗證。

InFO-oS則擁有與DRAM更匹配的背向RDL間距，而且已經(jīng)準備就緒；一種名為MUST的多堆疊選項，將1~2顆芯片放在另一顆比較大的芯片頂部，然后以位于堆疊底部的硅中介層來連結(jié)。最后還有一種InFO-AIP就是封裝天線（antenna-in-package）技術(shù)，號稱外觀尺寸可縮小10%，天線增益則提高40%，鎖定5G基頻芯片的前端模組應(yīng)用等設(shè)計。

市場研究機構(gòu)TechSearchInternational總裁暨資深封裝技術(shù)分析師JanVardaman表示：“InFO是重要的平臺，臺積電的以PoP形式整合存儲器與基頻/數(shù)據(jù)機的InFO封裝令人印象深刻──高度較低、尺寸較小而且性能更佳；基板上InFO技術(shù)則會在市場上大受歡迎，因為2微米線寬與間距適合多種應(yīng)用。”

不只如此，臺積電還發(fā)表兩種全新的封裝技術(shù)選項。其中在4月底問世的WoW（wafer-on-wafer）封裝直接以打線堆疊三顆裸晶，不過使用者還需要確定其EDA流程是否支援這種打線（bonding）技術(shù)；該技術(shù)還將在6月推出支援EMI的版本。

最后臺積電還大略描述了一種被稱為“整合芯片系統(tǒng)”（system-on-integrated-chips，SoICs）的技術(shù)，采用10納米以下的互連來連結(jié)兩顆裸晶，但技術(shù)細節(jié)還要到明年才會透露；該技術(shù)鎖定的應(yīng)用從行動通訊到高性能運算，而且能連結(jié)采用不同制程節(jié)點生產(chǎn)的裸晶，看來是某種形式的系統(tǒng)級封裝（SiP）。

一位分析師在臺積電技術(shù)研討會的休息時間表示：“日月光（ASE）一直是封裝技術(shù)領(lǐng)域的領(lǐng)導者，但現(xiàn)在我得說臺積電才是。”臺積電的動機很明顯，隨著CMOS制程微縮的優(yōu)勢漸退，封裝技術(shù)能有助于性能表現(xiàn)，一部份是透過更快的存儲器存取。

在過去幾年，擁有三種后段制程生產(chǎn)線的臺積電拿到了Apple的大訂單，部份是因為InFO與Xilinx還有Nvidia，也有部份是因為CoWoS。而TheLinleyGroupe的Demler表示，新的封裝技術(shù)選項“看來是在摩爾定律終結(jié)之后具備長期潛力的替代方案，但成本相當昂貴，也仍有許多問題待克服。”

填滿主流制程選項

臺積電有超過三分之一的營收來自于28納米以上節(jié)點，因此該公司除了提及在特殊制程方面的進展，也有比尖端制程舊一至兩個世代的制程節(jié)點新進展。

舉例來說，臺積電正在開發(fā)22納米平面制程與12納米FinFET制程的超低功耗與超低漏電版本，號稱能與Globalfoundries和Samsung的FD-SOI制程分庭抗禮。新版本的22納米制程采用28納米設(shè)計規(guī)則，提供10%的光學微縮（opticalshrink）與速度增益，或者能降低20%功耗；該制程與相關(guān)IP將于今年底準備就緒，鎖定先進MCU、物聯(lián)網(wǎng)與5G毫米波芯片等應(yīng)用。

12納米版本的低功耗/低漏電制程則采用FinFET架構(gòu)以及更小巧的單元庫（celllibraries），可提供比臺積電16FFC制程高16%的速度，高速Serdes等少數(shù)幾個IP則要到明年才問世。

存儲器方面，40納米的電阻式RAM已經(jīng)準備好取代物聯(lián)網(wǎng)芯片中的快閃存儲器，只需要添加兩層光罩，并支援10年的儲存時間以及1萬次讀寫周期。將于今年問世的22納米嵌入式MRAM支援高于快閃存儲器的速度與更長的儲存期限，鎖定汽車、手機、高性能運算等設(shè)計；該技術(shù)到目前為止號稱在測試芯片上皆具備高良率。

此外，臺積電也提供小型化的微機電系統(tǒng)（MEMS）制程，預期在今年秋天可提供整合10V與650V驅(qū)動器的硅基氮化鎵（GaN-on-silicon）制程，明年則可完成蜂巢式通訊功率放大器采用的100VD-HEMT制程驗證。

臺積電也具備車用16FFC制程的經(jīng)驗證EDA流程以及IP，計劃今年底可提供7納米車用制程，將于2019年第二級通過完整認證。

大陸市場與電晶體研發(fā)進展

除了宣布其位于南京的晶圓廠比預期提早數(shù)個月展開16納米FinFET制程生產(chǎn)，臺積電也透露了長期研發(fā)計劃，以及在制程自動化方面采用機器學習的進度。

臺積電南京廠的第一階段建筑包括媲美Apple美國新總部但規(guī)模沒那么大、外觀像太空船的員工餐廳以及管狀的辦公大樓，以及月產(chǎn)量2萬片晶圓的廠房；而該廠區(qū)若完成所有建設(shè)，月產(chǎn)量最高可達到8萬片晶圓。

臺積電南京廠外觀設(shè)計圖

在此同時，臺積電的研究員在適合2納米以下制程節(jié)點應(yīng)用的下一代電晶體所需之堆疊納米線（nanowires）、納米片（nanosheets）設(shè)計上取得了進展，號稱能支援比FinFET更佳的靜電（electrostatics）特性，而且可以借由調(diào)整元件寬度達到功耗與性能的最佳化。

臺積電認為鍺（germanium）是具備潛力的硅替代材料，因為在相同速度下功耗較低；該公司已經(jīng)在與CMOS相容之介電質(zhì)中利用該材料，達到了創(chuàng)紀錄的低接觸電阻。臺積電也正在研究各種2D后段材料，包括具備原子級光滑表面的二硫化鉬（molybdenumdisulfide）。

此外臺積電也在實驗新方法來放大銅晶粒（coppergrain），以降低互連中的電阻；并正在研發(fā)選擇性介電質(zhì)上介電質(zhì)（selectivedielectric-on-dielectric）沉積制程，以實現(xiàn)銅通孔的（vias）的自動對準（self-aligning）。

在存儲器技術(shù)方面，22納米以下節(jié)點應(yīng)用的嵌入式MRAM技術(shù)是重點研發(fā)項目之一，有可能具備替代性磁結(jié)構(gòu)；在40納米以下電阻式隨機存取存儲器（ReRAM）部份，高密度的縱橫閂（crossbar）被視為具能源效益的方案，特別是應(yīng)用于AI加速度芯片。

在制程自動化部份，臺積電正采用機器學習技術(shù)系統(tǒng)化分析大量晶圓制程資料，并已經(jīng)針對特定工具與產(chǎn)品調(diào)整了制程參數(shù)（recipe）；此外該公司也針對制程變異進行追蹤與分類，以實現(xiàn)找出工具、制程或材料中問題所在的自動化。

臺積電擁有具備超過5萬種制程參數(shù)與上千萬制程管制圖（controlcharts）的資料庫，不過該公司將如何把機器學習運用于自動化任務(wù)，以及將運用于何種產(chǎn)品線上，目前并不清楚──毫無疑問，仍有某項工作正在進行中，或許其中也有一些不為外人道的秘方。