當(dāng)晶體管尺寸不能變得更小時，向上堆疊或許是延續(xù)摩爾定律的新路徑。

在過去的 50 年中，影響最深遠(yuǎn)的技術(shù)成就可能是穩(wěn)步向更小的晶體管邁進(jìn)，在降低功耗的基礎(chǔ)上使它們更緊密地結(jié)合在一起，長期以來不斷創(chuàng)新的技術(shù)發(fā)展推動著半導(dǎo)體技術(shù)的進(jìn)步。

在此過程中，我們的工程師不得不改變晶體管的架構(gòu)，為了在提高性能的同時繼續(xù)縮小晶體管的面積和功耗。20世紀(jì)下半葉，主要流行平面晶體管設(shè)計(jì)（Planar Transistor）。跨入2010年，3D鰭形器件（3D fin-shaped devices）逐漸替代了平面設(shè)計(jì)。現(xiàn)在，一種全新的晶體管設(shè)計(jì)結(jié)構(gòu)，即全環(huán)繞柵極晶體管（GAA）成為FinFET的繼任者，并且即將投入生產(chǎn)。

但是，我們必須看得更遠(yuǎn)。因?yàn)榧幢闶?a href="http://www.1cnz.cn/tags/英特爾/" target="_blank">英特爾提出的全新晶體管架構(gòu)RibbonFET，在縮小尺寸上的能力也有局限性。3D堆疊的互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS) 或 CFET（互補(bǔ)場效應(yīng)晶體管）將是把摩爾定律延伸到下一個十年的關(guān)鍵。

晶體管的演變

持續(xù)創(chuàng)新是摩爾定律的重要基礎(chǔ)，每個金屬氧化物半導(dǎo)體場效應(yīng)晶體管或 MOSFET 都具有一套相同的基本部件：柵極疊層、溝道區(qū)、源極和漏極。源極和漏極經(jīng)過化學(xué)摻雜，使它們要么含有較多的 n型電子或者缺乏一些p型電子，溝道區(qū)與源極和漏極的摻雜模式相反。

在 2011 年之前用于先進(jìn)微處理器的平面晶體管中，MOSFET 的柵極堆疊層位于溝道區(qū)正上方，通過向柵極（相對于源極）施加足夠大的電壓會在溝道區(qū)域中形成一層移動電荷載流子，從而允許電流在源極和漏極之間流動。

當(dāng)我們縮小經(jīng)典的平面晶體管時，源極和漏極之間的距離也相應(yīng)變小，以至于電流通過溝道泄漏。為了解決這個問題，一種全新的FinFET晶體管技術(shù)提出了。它將柵極包裹在三個側(cè)面的溝道周圍，以提供更好的靜電控制。

英特爾于 2011 年推出其 FinFET，并采用 22 納米制程的工藝制造，使用在第三代酷睿處理器中，從那時起，F(xiàn)inFET就成為摩爾定律的主力。

使用 FinFET，我們可以在更低的電壓下運(yùn)行，并且具有更少的泄漏電流，F(xiàn)inFET與上一代平面架構(gòu)相同的性能水平下將功耗降低了約 50%。FinFET 的切換速度也更快，性能提升了 37%。而且由于“鰭”的兩個垂直側(cè)都發(fā)生了傳導(dǎo)，與僅沿一個表面?zhèn)鲗?dǎo)的平面器件相比，該器件可以通過給定的硅區(qū)域驅(qū)動更多的電流。

然而，我們在轉(zhuǎn)向 FinFET 的過程中也失去了一些東西。在平面器件中，晶體管的寬度由光刻定義，因此它是一個高度靈活的參數(shù)。但在 FinFET 中，晶體管寬度以離散增量的形式出現(xiàn)——一次添加一個鰭——這一特性通常被稱為鰭量化。盡管 FinFET 很靈活，但鰭量化仍然是一個重要的設(shè)計(jì)約束。圍繞它的設(shè)計(jì)規(guī)則以及增加更多鰭片以提高性能的方案增加了邏輯單元的整體面積，并使單個晶體管變成完整邏輯電路的互連堆棧復(fù)雜化。它還增加了晶體管的電容，從而降低了它的開關(guān)速度。因此，雖然 FinFET 作為行業(yè)主力為我們提供了很好的服務(wù)，但仍需要一種新的、更精細(xì)的方法。

正是這種方法引導(dǎo)物理學(xué)家們發(fā)明了即將推出的3D晶體管——RibbonFET。

RibbonFET，是自 FinFET 亮相以來我們的第一個新晶體管架構(gòu)。在RibbonFET中，柵極環(huán)繞晶體管溝道區(qū)域以增強(qiáng)對電荷載流子的控制。新結(jié)構(gòu)還可以實(shí)現(xiàn)更好的性能和更精細(xì)的優(yōu)化。具體來講，柵極完全圍繞溝道，對溝道內(nèi)的電荷載流子提供更嚴(yán)格的控制，這些溝道現(xiàn)在由納米級硅帶形成。使用這些納米帶（納米片），就可以再次使用光刻技術(shù)根據(jù)需要改變晶體管的寬度。

去除量化約束后，便可以為應(yīng)用程序生成適當(dāng)大小的寬度。這讓我們能夠平衡功率、性能和成本。更重要的是，通過堆疊和并行操作，該設(shè)備可以驅(qū)動更多電流，在不增加設(shè)備面積的情況下提高性能。

因此，英特爾認(rèn)為 RibbonFET 是在合理功率下實(shí)現(xiàn)更高性能的最佳選擇，我們將在 2024 年推出它們以及其他創(chuàng)新，例如背面供電版本 PowerVia，它采用了英特爾 20A 制造工藝。

堆疊式 CMOS

平面型、FinFET 和 RibbonFET 晶體管的一個共同點(diǎn)是它們都使用 CMOS 技術(shù)，如上所述，該技術(shù)由n型和p型晶體管組成。這一技術(shù)在20世紀(jì)80年代開始成為主流，因?yàn)樗绕渌娲夹g(shù)吸收的電流要少得多。更少的電流意味著更高的工作頻率和更高的晶體管密度。

迄今為止，所有 CMOS 技術(shù)都將標(biāo)準(zhǔn) NMOS 和 PMOS 晶體管對并排放置。但在2019 年 IEEE 國際電子器件會議 (IEDM)的主題演講中，我們介紹了將 NMOS 晶體管置于 PMOS 晶體管之上的 3D 堆疊晶體管的概念。次年，在 IEDM 2020 上，我們展示了第一個使用這種 3D 技術(shù)的邏輯電路的設(shè)計(jì)，即逆變器。3D 堆疊 CMOS 有效地減少了一半的逆變器足跡，將晶體管面積密度提升一倍，進(jìn)一步推高了摩爾定律的極限。

3D 堆疊 CMOS 將 PMOS 器件置于 NMOS 器件之上，其占用空間與單個 RibbonFET 相同，其中，NMOS 和 PMOS 柵極使用不同的金屬材料。

利用 3D 堆疊的潛在優(yōu)勢意味著可以解決許多工藝集成挑戰(zhàn)，其中一些挑戰(zhàn)還可以擴(kuò)展 CMOS 制造的極限。

我們使用所謂的自對準(zhǔn)工藝構(gòu)建了 3D 堆疊 CMOS 反相器，其中兩個晶體管都在一個制造步驟中構(gòu)建。這意味著通過外延（晶體沉積）構(gòu)建n型和p型源極和漏極，并為兩個晶體管添加不同的金屬柵極。通過結(jié)合源漏和雙金屬柵工藝，我們能夠創(chuàng)建不同導(dǎo)電類型的硅納米帶來構(gòu)成堆疊的 CMOS 晶體管對。它還允許我們調(diào)整器件的閾值電壓——晶體管開始開關(guān)的電壓——分別針對頂部和底部納米帶。

我們?nèi)绾巫龅竭@一切？自對齊的3D CMOS的制造始于硅晶片。在晶片上，我們沉積了一層又一層的硅和硅鍺，這種結(jié)構(gòu)被稱為超晶格。然后用光刻圖案來切除超晶格的一部分，留下一個鰭狀結(jié)構(gòu)。超晶格晶體為后續(xù)開發(fā)過程提供了強(qiáng)大的支撐結(jié)構(gòu)。

接下來在超晶格上放置一塊多晶硅，保護(hù)前者不受下一步操作的影響。這一步驟被稱為垂直堆疊的雙源/漏過程，在頂部納米帶(未來的NMOS位置)的兩端生長摻磷硅，同時在底部納米帶(未來的 PMOS位置)上選擇性地生長摻硼硅鍺。之后，在電源周圍放置電介質(zhì)，通過放電使它們彼此隔離。3D 堆疊有效地使每平方毫米 CMOS 晶體管密度翻倍，實(shí)際密度取決于所涉及的邏輯單元的復(fù)雜性。

3D 堆疊逆變器的側(cè)視圖顯示了其連接的復(fù)雜性

通過在 PMOS 晶體管上堆疊 NMOS，3D 堆疊有效地將每平方毫米的 CMOS 晶體管密度翻倍，盡管實(shí)際密度取決于所涉及的邏輯單元的復(fù)雜性。逆變器單元從上方顯示，指示源極和漏極互連（紅色）、柵極互連（藍(lán)色）和垂直連接（綠色）。

最后是門的構(gòu)建。首先移除之前安裝的假門，暴露出硅納米帶。接下來只蝕刻掉鍺硅，釋放出一堆平行的硅納米帶，這就是晶體管的溝道區(qū)域。然后在納米帶的四面涂上一層極薄的絕緣層，這層絕緣層具有很高的介電常數(shù)。納米帶通道是如此之小，無法像平面晶體管那樣有效地以化學(xué)方式涂敷。用一種金屬環(huán)繞底部的納米帶形成一個 p 摻雜通道，頂部的納米帶與另一個納米帶形成一個 n 摻雜通道。這樣，門堆棧構(gòu)建完成，兩個晶體管安裝完畢。

這個過程可能看起來很復(fù)雜，但它比替代技術(shù)更好——一種稱為順序 3D 堆疊 CMOS 的技術(shù)。采用這種方法，NMOS 器件和 PMOS 器件構(gòu)建在不同的晶圓上，將兩者粘合，然后將 PMOS 層轉(zhuǎn)移到 NMOS 晶圓上。相比之下，自對準(zhǔn) 3D 工藝需要更少的制造步驟并更嚴(yán)格地控制制造成本。

重要的是，自對準(zhǔn)方法還避免了鍵合兩個晶片時可能出現(xiàn)的未對準(zhǔn)問題。我們也正在探索3D 堆疊的順序以促進(jìn)硅與非硅溝道材料（例如鍺和 III-V 半導(dǎo)體材料）的集成。當(dāng)我們希望將光電子和其他功能緊密集成在單個芯片上時，這些方法和材料可能會變得相關(guān)。

對 3D 堆疊 CMOS 進(jìn)行所有需要的連接是一項(xiàng)挑戰(zhàn)。需要從設(shè)備堆棧下方進(jìn)行電源連接。在此設(shè)計(jì)中，NMOS 器件頂部和 PMOS 器件底部 具有單獨(dú)的源極/漏極觸點(diǎn)，但兩個器件都有一個共同的柵極。

在工藝集成和實(shí)驗(yàn)工作的同時，我們正在進(jìn)行許多正在進(jìn)行的理論、模擬和設(shè)計(jì)研究，以深入了解如何最好地使用 3D CMOS。通過這些，我們發(fā)現(xiàn)了晶體管設(shè)計(jì)中的一些關(guān)鍵考慮因素。值得注意的是，我們現(xiàn)在知道我們需要優(yōu)化 NMOS 和 PMOS 之間的垂直間距——如果太短會增加寄生電容，如果太長會增加兩個器件之間互連的電阻。任何一種極端都會導(dǎo)致電路消耗更多功率。

許多設(shè)計(jì)研究，如美國 TEL 研究中心在 IEDM 2021會議上提出的一項(xiàng)研究，提出在3D CMOS 有限的空間內(nèi)提供所有必要的互連，這樣做不會顯著增加它們構(gòu)成的邏輯單元的面積。該研究表明，在尋找最佳互連選擇方面存在許多創(chuàng)新的機(jī)會。該研究還強(qiáng)調(diào)，3D 堆疊 CMOS 將需要在設(shè)備上方和下方都有互連。這種方案，稱為埋地電源軌，采用為邏輯單元供電但不承載數(shù)據(jù)的互連，并將它們移至晶體管下方的硅片上。英特爾的 PowerVIA 技術(shù)也是這樣做的，并計(jì)劃于 2024 年推出。

摩爾定律的未來

有了 RibbonFET 和 3D CMOS，我們就有了一條將摩爾定律延伸到 2024 年之后的清晰道路。

隨著向 FinFET 的轉(zhuǎn)移、隨之而來的優(yōu)化，以及現(xiàn)在 RibbonFET 和最終 3D 堆疊 CMOS 的發(fā)展，以及圍繞它們的無數(shù)封裝改進(jìn)的支持，摩爾定律是可以延續(xù)的。?

編輯：黃飛

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