技術(shù)前沿：先進(jìn)封裝之硅通孔TSV和玻璃通孔TGV

隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進(jìn)封裝是后摩爾時(shí)代的必然選擇。其中，利用高端封裝融合最新和成熟節(jié)點(diǎn)，采用系統(tǒng)封裝(SiP)和基于小芯片的方法，設(shè)計(jì)和制造最新的SoC產(chǎn)品已經(jīng)成為主要的技術(shù)路徑。2.5D/3D封裝正在加速3D互連密度的技術(shù)突破，TSV及TGV的技術(shù)作為2.5D/3D封裝的核心技術(shù)，越來越受到重視。

一、先進(jìn)封裝技術(shù)越來越重要

摩爾定律指引集成電路不斷發(fā)展。摩爾定律指出：“集成電路芯片上所集成的電路的數(shù)目，每隔18-24個(gè)月就翻一倍；微處理器的性能提高一倍，或價(jià)格下降一半?！备鶕?jù)摩爾定律，制程節(jié)點(diǎn)以0.7倍（實(shí)際為根號(hào)2的倒數(shù)）遞減逼近物理極限，從1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，一直發(fā)展到未來的5nm、3nm，事實(shí)上90nm節(jié)點(diǎn)以前特征尺寸完全對(duì)應(yīng)柵極長度，自65nm開始各廠商節(jié)點(diǎn)名稱的定義越來越模糊，已不能完全對(duì)應(yīng)器件的物理尺寸。目前14nm、10nm的節(jié)點(diǎn)名稱大致對(duì)應(yīng)柵極長度的一半。

遵循摩爾定律，縮小晶體管尺寸，依舊可以提升產(chǎn)品性能。但是高昂的開發(fā)費(fèi)用和資本支出導(dǎo)致單個(gè)晶體管成本不像之前隨著性能的提升而下降，開發(fā)更先進(jìn)的制程已經(jīng)不再經(jīng)濟(jì)。另一方面摩爾定律已經(jīng)接近極限。2017年10nm制程已經(jīng)發(fā)展到量產(chǎn)的階段，非常接近FinFET工藝物理極限5nm。

在這種情況下，集成電路產(chǎn)業(yè)將走向何方，產(chǎn)業(yè)界和學(xué)術(shù)界給出了比摩爾定律更為多元化的答案：MoreMoore（深度摩爾）、MorethanMoore（超越摩爾）、BeyondCMOS將是未來的發(fā)展方向。

深度摩爾是在現(xiàn)有硅基CMOS基礎(chǔ)上，在器件結(jié)構(gòu)、溝道材料、連接導(dǎo)線、高介質(zhì)金屬柵、架構(gòu)系統(tǒng)、制造工藝等方面進(jìn)行創(chuàng)新研發(fā)，沿著摩爾定律進(jìn)行升級(jí)，延續(xù)摩爾定律（18個(gè)月左右晶體管數(shù)量翻番）的生命。同時(shí)更加注重功耗的降低。FinFET技術(shù)、EUV光刻是典型代表。業(yè)界認(rèn)為5nm將會(huì)是硅基CMOS技術(shù)的物理極限。

超越摩爾側(cè)重于根據(jù)應(yīng)用場(chǎng)景來實(shí)現(xiàn)芯片功能的多樣化。這可以通過三條路徑來實(shí)現(xiàn)：優(yōu)化算法和電路設(shè)計(jì)；多個(gè)功能模塊封裝于一個(gè)芯片中；開發(fā)新功能芯片。因此封裝將會(huì)發(fā)揮越來越重要的作用。

BeyondCMOS是指打破硅基晶體管結(jié)構(gòu)和材料限制，研發(fā)全新的晶體管來取代硅基CMOS。新的器件要具有高性能、低功耗、可接受的制造成本、足夠穩(wěn)定以及適合于大規(guī)模制造等特性。潛在的技術(shù)主要有：隧穿FET（TunnelingFET，TFET）、Nano-electromechanicalSwitch(NEMS)、單電子晶體管（SingleElectronTransistor，SET)、量子元胞自動(dòng)機(jī)（QuantumCellularAutomata，QCA)、AtomicSwitch、自旋FET（SpinFET）、石墨烯FET（GrapheneFET）、碳納米管FET（CarbonNanotubeFET）、納米線FET（NanowireFET）等。

此外，半導(dǎo)體產(chǎn)業(yè)也將逐漸從技術(shù)驅(qū)動(dòng)轉(zhuǎn)變?yōu)閼?yīng)用驅(qū)動(dòng)。目前移動(dòng)產(chǎn)品仍是半導(dǎo)體產(chǎn)業(yè)主要的推動(dòng)力，其朝小尺寸、多功能、高速化發(fā)展，帶動(dòng)先進(jìn)封裝技術(shù)導(dǎo)入。未來物聯(lián)網(wǎng)、5G、人工智能、汽車電子、AR/VR、云計(jì)算等將會(huì)興起，市場(chǎng)驅(qū)動(dòng)力將多元化，對(duì)產(chǎn)品多樣化也提出了需求。先進(jìn)封裝是滿足不同應(yīng)用需求的重要手段。隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進(jìn)封裝是后摩爾時(shí)代的必然選擇，包括倒裝、晶圓級(jí)封裝、扇出型封裝、3D封裝、系統(tǒng)級(jí)封裝等。

二、封測(cè)技術(shù)及發(fā)展方向

半導(dǎo)體的生產(chǎn)過程可分為晶圓制造工序（WaferFabrication）、封裝工序（Packaging）、測(cè)試工序（Test）等幾個(gè)步驟。其中晶圓制造工序?yàn)榍暗溃‵rontEnd）工序，而封裝工序、測(cè)試工序?yàn)楹蟮溃˙ackEnd）工序。封裝是指將生產(chǎn)加工后的晶圓進(jìn)行切割、焊線塑封，使電路與外部器件實(shí)現(xiàn)連接，并為半導(dǎo)體產(chǎn)品提供機(jī)械保護(hù)，使其免受物理、化學(xué)等環(huán)境因素?fù)p失的工藝。測(cè)試是指利用專業(yè)設(shè)備，對(duì)產(chǎn)品進(jìn)行功能和性能測(cè)試，測(cè)試主要分為中測(cè)和終測(cè)兩種。

根據(jù)Yole的數(shù)據(jù)，全球封測(cè)行業(yè)市場(chǎng)規(guī)模保持平穩(wěn)增長，預(yù)計(jì)從2019年的680億美元增長到2025年的850億美元，年均復(fù)合增速約4%。根據(jù)中國半導(dǎo)體行業(yè)協(xié)會(huì)的數(shù)據(jù)，中國封測(cè)行業(yè)市場(chǎng)規(guī)模從2011年的976億元增長到了2019年的2350億元，年均復(fù)合增速約11.6%，顯著高于全球增速。

1、封測(cè)生產(chǎn)流程

晶圓代工廠制造完成的晶圓在出廠前會(huì)經(jīng)過一道電性測(cè)試，稱為晶圓可接受度測(cè)試（WaferAcceptanceTest，WAT），WAT測(cè)試通過的晶圓被送去封測(cè)廠。封測(cè)廠首先對(duì)晶圓進(jìn)行中測(cè)（ChipProbe，CP）。由于工藝原因會(huì)引入各種制造缺陷，導(dǎo)致晶圓上的裸Die中會(huì)有一定量的殘次品，CP測(cè)試的目的就是在封裝前將這些殘次品找出來，縮減后續(xù)封測(cè)的成本。在完成晶圓制造后，通過探針與芯片上的焊盤接觸，進(jìn)行芯片功能的測(cè)試，同時(shí)標(biāo)記不合格芯片并在切割后進(jìn)行篩選。CP測(cè)試完成后進(jìn)入封裝環(huán)節(jié)，封裝工藝流程一般可以分為兩個(gè)部分，用塑料封裝之前的工藝步驟稱為前段操作，在成型之后的工藝步驟稱為后段操作。基本工藝流程包括晶圓減薄、晶圓切割、芯片貼裝、固化、芯片互連、注塑成型、去飛邊毛刺、上焊錫、切筋成型、打碼等。因封裝技術(shù)不同，工藝流程會(huì)有所差異，且封裝過程中也會(huì)進(jìn)行檢測(cè)。封裝完成后的產(chǎn)品還需要進(jìn)行終測(cè)（FinalTest，F(xiàn)T），通過FT測(cè)試的產(chǎn)品才能對(duì)外出貨。

2、封裝技術(shù)不斷演進(jìn)

封裝技術(shù)正逐漸從傳統(tǒng)的引線框架、引線鍵合向倒裝芯片、硅通孔、嵌入式封裝（ED，EmbeddedDiePackage）、扇入/扇出型晶圓級(jí)封裝、SiP封裝、系統(tǒng)級(jí)封裝（SoP，SystemonPackage）等先進(jìn)封裝技術(shù)演進(jìn)。芯片的尺寸繼續(xù)縮小，引腳數(shù)量不斷增加，集成度持續(xù)提升。

倒裝芯片與傳統(tǒng)的引線鍵合技術(shù)的區(qū)別在于前者將芯片面朝下，與基板直接通過焊球連接，不再需要引線，芯片與外部電路的距離縮短。芯片I/O密度提高、尺寸縮小、電氣性能改善。

晶圓級(jí)封裝通常直接在晶圓上進(jìn)行大部分或全部封測(cè)工藝，再切割成單顆芯片。再分布層(RDL，RedistributionLayer)與凸塊(Bump)技術(shù)為其I/O布線的一般選擇，由此無需使用IC載板，從而降低了厚度和成本。

晶圓級(jí)封裝可以實(shí)現(xiàn)較小尺寸封裝，如：芯片尺寸封裝（CSP，ChipScalePackage）。由于引腳全部位于芯片下方，I/O數(shù)受到限制，該類型一般又稱為晶圓級(jí)芯片尺寸封裝（WLCSP，WaferLevelChipScalePackage）或扇入型晶圓級(jí)封裝（Fan-InWLP）。目前多用于低引腳數(shù)消費(fèi)類芯片。

WLP可分為扇入型晶圓級(jí)封裝（Fan-InWLP）和扇出型晶圓級(jí)封裝（Fan-OutWLP）兩大類。扇入型直接在晶圓上進(jìn)行封裝，封裝完成后進(jìn)行切割，布線均在芯片尺寸內(nèi)完成，封裝大小和芯片尺寸相同；扇出型則基于晶圓重構(gòu)技術(shù)，將切割后的各芯片重新布置到人工載板上，芯片間距離視需求而定，之后再進(jìn)行晶圓級(jí)封裝，最后再切割，布線可在芯片內(nèi)和芯片外，得到的封裝面積一般大于芯片面積，但可提供的I/O數(shù)量增加。

隨著I/O數(shù)目增加，焊球間距不斷減小。持續(xù)降低焊球間距將會(huì)導(dǎo)致下游PCB制造成本增加。扇出型晶圓級(jí)封裝（Fan-OutWLP）應(yīng)運(yùn)而生。

扇出（FanOut，F(xiàn)O）是相對(duì)扇入而言，“扇入”只能向內(nèi)走線，而在扇出型封裝中，既可以向內(nèi)走線，也可以向外走線，從而可以實(shí)現(xiàn)更多的I/O，以及更薄的封裝。目前量產(chǎn)最多的是晶圓級(jí)扇出型產(chǎn)品。

扇出型封裝工藝主要分為Chipfirst和Chiplast兩大類，其中Chipfirst又分Diedown和Dieup兩種。

扇出型封裝生產(chǎn)工藝的關(guān)鍵步驟包括芯片放置、包封和布線。芯片放置對(duì)速度和精度的要求很高，放置速度直接決定生產(chǎn)效率，從而影響制造成本；放置精度也是決定后續(xù)布線精度的關(guān)鍵性因素。包封需要對(duì)包封材料進(jìn)行填充和加熱，這一過程不僅可能導(dǎo)致已放置好的芯片發(fā)生移位，還有可能因包封材料與芯片的膨脹系數(shù)的不同而造成翹曲，這兩者都會(huì)影響后續(xù)的布線環(huán)節(jié)。布線成功率是決定最終封裝成品率的關(guān)鍵因素，另一方面，布線設(shè)備是整個(gè)生產(chǎn)設(shè)備中最昂貴的，對(duì)制造成本的影響很大。

Fan-Out是指通過再分布層將I/O凸塊擴(kuò)展至芯片周邊，在滿足I/O數(shù)增大的前提下又不至于使焊球間距過小而影響PCB工藝。Fan-Out封裝是近期先進(jìn)封裝技術(shù)中的熱門話題。臺(tái)積電的InFO（IntegratedFanOut）封裝技術(shù)用于iPhone處理器。

扇出型晶圓級(jí)封裝的優(yōu)勢(shì)在于縮小芯片尺寸，降低成本（無需載板），散熱、能耗及性能方面較倒裝也有改善。工藝上也面臨著加工過程中翹曲、裸晶在載板上的位置精度、裸晶與載板界面處的平整性、多芯片封裝等問題。

硅通孔技術(shù)（TSV）是指在晶圓片上打孔，在孔中填充導(dǎo)電材料實(shí)現(xiàn)芯片之間、芯片與外部之間互聯(lián)的技術(shù)，被認(rèn)為是目前半導(dǎo)體行業(yè)最先進(jìn)的技術(shù)之一。硅通孔技術(shù)具有互連距離短、集成度高的優(yōu)點(diǎn)，能夠使芯片在三維空間堆疊密度最大，并提升芯片性能、降低功耗、縮小尺寸。該技術(shù)是實(shí)現(xiàn)異質(zhì)集成的重要手段，未來將廣泛的用于2.5D/3DIC。

3D封裝又稱為疊層芯片封裝技術(shù)，是指在不改變封裝體尺寸的前提下，在同一個(gè)封裝體內(nèi)于垂直方向疊放兩個(gè)以上芯片的封裝技術(shù)，它起源于快閃存儲(chǔ)器(NOR/NAND)及SDRAM的疊層封裝，可以實(shí)現(xiàn)不同類型芯片的異質(zhì)集成，目前在存儲(chǔ)芯片上已有較多應(yīng)用。

3D封裝可采用凸塊或硅通孔技術(shù)（ThroughSiliconVia，TSV），TSV是利用垂直硅通孔完成芯片間互連的方法，由于連接距離更短、強(qiáng)度更高，能實(shí)現(xiàn)更小更薄而性能更好、密度更高、尺寸和重量明顯減小的封裝，而且還能用于異種芯片之間的互連。

2.5D封裝是在基板和芯片之間放一個(gè)硅中間層，這個(gè)中間層通過TSV連接上下部分。

根據(jù)國際半導(dǎo)體路線組織（ITRS，International Technology Roadmapfor Semiconductors）的定義，SiP是對(duì)不同芯片進(jìn)行并排或疊加的封裝方式。疊加的芯片可以是多個(gè)具有不同功能的有源電子元件與/或無源器件，也可以是MEMS或者光學(xué)器件。封裝在一起之后成為可以實(shí)現(xiàn)一定功能的系統(tǒng)。

相對(duì)簡單的SidebySide的多芯片模組（MCM，Multi-chipModule）技術(shù)（2DPackage）、更復(fù)雜的多芯片封裝（MCP，Multi-chipPackage）技術(shù)、芯片堆疊(StackDie)技術(shù)等均可以用來構(gòu)建集成多種功能的SiP系統(tǒng)（2.5D/3DIC）。SiP可以有效突破SoC在整合芯片過程中的限制，大幅降低設(shè)計(jì)端和制造端成本，同時(shí)具備客制化的靈活性。SiP在超越摩爾的發(fā)展路徑中具有十分重要的地位。

臺(tái)積電推出的InFO和CoWoS（Chip-on-Wafer-on-Substrate）屬于2.5DIC封裝。該技術(shù)是把不同的芯片集成在一塊硅載板（siliconinterposer）上，并在載板上布線實(shí)現(xiàn)互連。CoWoS針對(duì)高端市場(chǎng)，連線數(shù)量和封裝尺寸都比較大。InFO針對(duì)性價(jià)比市場(chǎng)，封裝尺寸較小，連線數(shù)量也比較少。2.5D比3DIC封裝成本更低，但是堆疊芯片的3D封裝比同樣的SiP系統(tǒng)的2.5D封裝尺寸更小。此外堆疊芯片還可以帶來功耗降低、傳輸速率提升等性能方面的改善。

SoC（系統(tǒng)級(jí)芯片，System-on-a-Chip）與SiP的區(qū)別在于SoC的集成是從晶圓片上制作出來，而SiP的集成是將不同的芯片或裸晶（Die）封裝在一起。目前高端數(shù)字工藝（例如16nmFinFET）用于模擬和射頻模塊并不適合。首先高端工藝的額定電源電壓很低，導(dǎo)致模擬/射頻模塊設(shè)計(jì)非常困難。其次高端工藝的掩模制造成本非常高，而模擬/射頻模塊的晶體管密度遠(yuǎn)低于數(shù)字模塊，使用高端工藝制造模擬/射頻模塊并不劃算。采用SoC方式集成研制難度大、開發(fā)時(shí)間長、制造成本高。因此采用先進(jìn)封裝技術(shù)將高端工藝制造的數(shù)字模塊，比較成熟的工藝來實(shí)現(xiàn)模擬/射頻模塊，用硅通孔等技術(shù)實(shí)現(xiàn)模塊間互連，封裝在一起形成SiP系統(tǒng)，可以加快開發(fā)速度，制造低成本和高集成的芯片。

3、先進(jìn)封裝市場(chǎng)規(guī)模

摩爾定律的放緩、異質(zhì)集成和各種大趨勢(shì)（包括5G、AI、HPC、物聯(lián)網(wǎng)等）推動(dòng)著先進(jìn)封裝市場(chǎng)強(qiáng)勢(shì)發(fā)展。根據(jù)Yole的數(shù)據(jù)，2019年全球先進(jìn)封裝市場(chǎng)規(guī)模約290億美元，預(yù)計(jì)2025年增長到420億美元，年均復(fù)合增速約6.6%，高于整體封裝市場(chǎng)4%的增速和傳統(tǒng)封裝市場(chǎng)1.9%的增速。

從下游應(yīng)用市場(chǎng)來看，移動(dòng)設(shè)備和消費(fèi)電子對(duì)集成度要求高，是先進(jìn)封裝最大的細(xì)分市場(chǎng)，2019年占比達(dá)85%，2019-2025的CAGR為5.5%，略低于整體增速，2025年將占先進(jìn)封裝市場(chǎng)的80%。電信和基礎(chǔ)設(shè)施是先進(jìn)封裝市場(chǎng)中增長最快的細(xì)分市場(chǎng)，CAGR約為13%，市場(chǎng)份額將從2019年的10%增至2025年的14%。汽車與運(yùn)輸細(xì)分市場(chǎng)在2019年至2025年期間將以10.6%的CAGR增長，到2025年達(dá)到約19億美元，但其在先進(jìn)封裝市場(chǎng)中所占的份額仍將持平，約4%。

從技術(shù)分類來看，3D堆疊封裝、嵌入式芯片封裝、扇出型封裝在2019年到2025年的增速更高，CAGR分別為21%、18%、16%。扇出型技術(shù)進(jìn)入移動(dòng)設(shè)備、網(wǎng)絡(luò)和汽車領(lǐng)域；3D堆疊技術(shù)進(jìn)入AI/ML、HPC、數(shù)據(jù)中心、CIS、MEMS/傳感器領(lǐng)域；嵌入式芯片封裝進(jìn)入移動(dòng)設(shè)備、汽車和基站領(lǐng)域。

從晶圓數(shù)來看，2019年約2900萬片晶圓采用先進(jìn)封裝，到2025年增長為4300萬片，年均復(fù)合增速為7%。其中倒裝技術(shù)占比最高，3D封裝增速最快。

三、硅通孔技術(shù)（TSV）

TSV互連具有縮短路徑和更薄的封裝尺寸等優(yōu)點(diǎn)，被認(rèn)為是三維集成的核心技術(shù)。

TSV結(jié)構(gòu)如下圖所示，在硅板上面有加工完成的通孔；在通孔內(nèi)由內(nèi)到外依次為電鍍銅柱、絕緣層和阻擋層。絕緣層的作用是將硅板和填充的導(dǎo)電材料之間進(jìn)行隔離絕緣，材料通常選用二氧化硅。由于銅原子在TSV制造工藝流程中可能會(huì)穿透二氧化硅絕緣層，導(dǎo)致封裝器件產(chǎn)品性能的下降甚至失效，一般用化學(xué)穩(wěn)定性較高的金屬材料在電鍍銅和絕緣層之間加工阻擋層。最后是用于信號(hào)導(dǎo)通的電鍍銅。

在三維集成中TSV技術(shù)可分為三種類型：在CMOS工藝過程之前在硅片上完成通孔制作和導(dǎo)電材料填充的是先通孔技術(shù)；而中通孔，在CMOS制程之后和后端制程（BEOL）之前制作通孔。最后一種后通孔技術(shù)是在CMOS工藝完成后但未進(jìn)行減薄處理時(shí)制作通孔。最終技術(shù)方案的選擇要根據(jù)不同的生產(chǎn)需求。

1、TSV制造的工藝流程

TSV制造的工藝流程舉例如下：

步驟1：首先在晶圓上制作IC組件(Devices)。

步驟2：使用化學(xué)機(jī)械研磨(CMP)制程，將氧化物(Oxide)進(jìn)行平坦化。

步驟3：蝕刻介電堆積層(DielectricStack)。

步驟4：將硅蝕刻達(dá)深度4~9μm。

步驟5：沉積氧化物(Oxide)和氮化物(SiN)層，以作為阻障層(BarrierLayer)及鈍化層(PassivationLayer)。

步驟6及7：制作溝渠(Trench)和導(dǎo)孔(Via)，以作為晶圓間之接合(Bonding)使用。

步驟8及9：沉積Ta或TaN阻障層(BarrierLayer)，銅晶種層(CopperSeedLayer)，接著進(jìn)行電鍍銅以填充導(dǎo)孔(ViaFilling)，使用化學(xué)機(jī)械研磨(CMP)制程，去除多余之Ta層及銅，此時(shí)以完成晶圓后段導(dǎo)線制程(BackendoftheLine;BEOL)，包括結(jié)合鋁與銅導(dǎo)線層。

步驟10：在銅墊上沉積無電鍍金屬層(ElectrolessMetalDeposition)，或去除介電層(DielectricLayer)，以形成晶圓對(duì)晶圓(WafertoWafer)之接合墊。

步驟11：制作銅對(duì)銅(CoppertoCopper)之熱擴(kuò)散接合(ThermalDiffusionBonding)。

步驟12：使用化學(xué)機(jī)械研磨(CMP)及研磨(Grinding)方式，將上層晶圓進(jìn)行薄化(Thinning)，并以化學(xué)蝕刻法(ChemicalEtching)去除12μm厚度的硅。

步驟13：使用PE-CVD沉積氧化物于薄化晶圓之背面，如此可防止上層晶圓因進(jìn)行整合堆棧另一片晶圓時(shí)，所造成硅之污染。

步驟14：進(jìn)行氧化層蝕刻，以形成溝渠(Trench)，接著沉積銅，以作為導(dǎo)線連接之使用。步驟15：形成銅墊(CopperPad)，以作為上層晶圓進(jìn)行晶圓堆棧之接合點(diǎn)。

2、TSV制作流程中關(guān)鍵技術(shù)

2.1TSV刻蝕

TSV刻蝕是三維集成的關(guān)鍵技術(shù)，并且目前深硅刻蝕首選技術(shù)為干法刻蝕或稱博世刻蝕。博世刻蝕工藝的刻蝕速率高達(dá)5～10μm／min，對(duì)光刻膠的選擇性為50～100，對(duì)氧化物掩膜的刻蝕率高達(dá)200。博世工藝包括以下流程：（1）利用六氟化硫(SF6)作為蝕刻劑進(jìn)行硅刻蝕；（2）填充八氟環(huán)丁烷（C4F8）氣體，以產(chǎn)生良好的鈍化膜來保護(hù)刻蝕出的側(cè)壁；（3）用定向離子進(jìn)一步刻蝕六氟化硫(SF6)等離子體中的鈍化層和硅層。然后，使用O2和Ar等離子體清洗鈍化層。然而，這種工藝造成側(cè)壁缺口粗糙，可能會(huì)造成接下來的步驟出現(xiàn)差錯(cuò)，引發(fā)漏電和可靠性問題。在深硅刻蝕中，側(cè)壁粗糙度受刻蝕和鈍化到兩個(gè)流程的影響。側(cè)壁粗糙會(huì)增大TSV的空隙，進(jìn)而影響到絕緣層、阻擋層和銅種子層的覆蓋范圍。因此，隨著TSV尺寸的減小，側(cè)壁糙度需要控制在最小。

2.2TSV絕緣層

TSV的金屬填充需要用到絕緣層來對(duì)硅襯底進(jìn)行充分的電氣隔離。絕緣層的工藝要求包括良好的階梯覆蓋率，無漏電流，低應(yīng)力，高擊穿電壓，以及不同的TSV集成引起的加工溫度的限制。二氧化硅（SiO2）或氮化硅（Si3N4）是常用于等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）或減壓化學(xué)氣相沉積（SACVD）的絕緣層。然而，當(dāng)TSV直徑小于3μm時(shí)，絕緣層更適用于原子層沉積（ALD）。ALD有幾個(gè)優(yōu)勢(shì)，如較低的熱預(yù)算，比現(xiàn)有流程更好的階梯覆蓋率，無需再進(jìn)行表面處理，并且由于較薄的絕緣層，降低了TSV的CMP加工時(shí)間。

2.3TSV阻擋層和種子層

接下來的過程是阻擋層沉積，目的是防止銅原子在溫度400℃下的退火過程的TSV中擴(kuò)散。另外，阻擋層也作為絕緣層和銅層之間的粘合層。常見的作為阻擋層的的材料是Ti、Ta、TaN、TiN；根據(jù)TSV的尺寸來選擇物理氣相沉積（PVD）、化學(xué)氣相沉積（CVD）或原子層沉積（ALD）法來實(shí)現(xiàn)。

金屬阻擋層使用PVD沉積，如鉭和鈦。溫度要求低是這種方法最大的特點(diǎn)，但是其階梯覆蓋率也低，很容易產(chǎn)生較高縱橫比（>10:1）的TSV[6]。沉積較厚的金屬阻擋層可以克服階梯覆蓋低的缺點(diǎn)，但會(huì)使生產(chǎn)成本變高。TiN或TiN阻擋層可以用化學(xué)氣相沉積法沉積，具有均勻性好的優(yōu)點(diǎn)、但需要較高的加工溫度。

在下面的過程中，銅種子通常采用物理氣相沉積法沉積在TSV中。在IMEC研究中，采用ALD法TiN作為阻擋層，制造了均勻性約80%，尺寸2×30μm的TSV（縱橫比=15）。成本和減少阻擋層和種子層過程的熱預(yù)算是TSV應(yīng)用中的關(guān)鍵挑戰(zhàn)。

在后端工序互聯(lián)之后用于設(shè)備可靠性檢測(cè)的溫度是一個(gè)值得關(guān)注的問題。采用低溫下進(jìn)行的全濕法對(duì)高縱橫比的TSV的阻擋層和銅種子層實(shí)現(xiàn)無電鍍沉積，用金納米粒子（AuNPs）或鈀納米粒子（PdNPs）作為催化劑實(shí)現(xiàn)鈷-鎢和銅的阻擋層/種子層的無電鍍沉積。一個(gè)TSV不同位置的吸附鈀納米粒子在室溫下3小時(shí)后的形態(tài)，如圖3所示。PdNPs沉積均勻地分布在整個(gè)尺寸為2×24μm的TSV中，沒有觀察到鈀結(jié)塊。盡管全濕法阻擋層和種子層在較低溫度下有較好的階梯覆蓋率，但它的可靠性還需要更多的實(shí)驗(yàn)來證明。

2.4TSV填充

TSV填充電鍍銅有三種方法：共形電鍍，自下而上的密封凸點(diǎn)電鍍，和超共形電鍍。電鍍方法是以各種三維集成應(yīng)用為基礎(chǔ)的。總的來說，TSV的結(jié)構(gòu)是深度在10到200μm之前的典型的圓柱形孔。TSV的深度取決于芯片或晶圓鍵合時(shí)的所需厚度，而TSV縱橫比的大小則由介電膜、阻擋層和種子層和填充過程決定的。

2.4.1共形電鍍

共形度銅與晶圓級(jí)芯片規(guī)模封裝中線路鍍銅相似。以CIS應(yīng)用作為一個(gè)例子，它的主要過程包括硅的深反應(yīng)離子刻蝕到CMOS金屬層，通孔的氧化物隔離，阻擋層和種子層PVD沉積，最后對(duì)RDL共形鍍銅。在抗蝕劑掩模中銅厚5～10μm。然而，由于銅種子層的不連續(xù)性，僅有縱橫比為3的TSV得以應(yīng)用。

2.4.2自下而上密封凸點(diǎn)電鍍

TSV自下而上密封凸點(diǎn)電鍍法的一個(gè)優(yōu)點(diǎn)是能夠有效避免通孔填充過程中產(chǎn)生空隙。此外，自下而上填充法適合后通孔工藝。它通常需要在底部的銅種子層的臨時(shí)鍵合或粘貼技術(shù)來完成填充過程。載體晶圓的去除會(huì)帶來額外的花費(fèi)和可靠性問題，因此有一種新型的TSV自下而上密封凸點(diǎn)電鍍銅填充法。該工藝流程為：

（1）TSV刻蝕，（2）減薄，（3）氧化隔離，（4）種子層沉積，（5）光刻膠標(biāo)記，（6）制造密封凸點(diǎn)，（7）TSV凸點(diǎn)電鍍，（8）最終刻蝕。掃描電鏡、光學(xué)顯微鏡和X射線分析都能觀察到，自下而上填充法不會(huì)產(chǎn)生缺陷。

2.4.3超共形電鍍

超共形電鍍銅填充的適用尺寸有較大的范圍，從鑲嵌尺寸到用于應(yīng)用設(shè)備的較大尺寸。通過X射線觀測(cè)到銅覆蓋層和阻擋層用CMP去除后，TSV中沒有縫隙。

此外，三步PPR電流波形法減少了銅填充時(shí)間和TSV填充的缺陷。然而，由于使用可以減少通孔側(cè)壁銅離子的脈沖反向電流，填充高縱橫比的TSV需要很長的時(shí)間。因此，三維集成中縮短TSV填充時(shí)間是很有必要的。提高充填效率的優(yōu)化方法有多種，包括陽極位置優(yōu)化，多級(jí)TSV填充，電鍍電流密度優(yōu)化。

最后，使用CMP來去除晶片表面的銅覆蓋層和阻擋層?？偟膩碚f，這項(xiàng)技術(shù)需要兩個(gè)步驟。第一步是去除通孔填充后的厚的銅凹坑或凹槽，到阻擋層停止。第二步是去除阻擋層，到絕緣層停止。選擇不同的漿料來實(shí)現(xiàn)隔離，避免凹陷和侵蝕。

2.5TSV銅暴露

另一個(gè)關(guān)鍵步驟是由于銅材料和硅襯底之間熱膨脹系數(shù)不匹配帶來的TSV擠壓或TSV凸點(diǎn)問題。銅的熱膨脹系數(shù)為17.6ppm／℃，高于硅的2.6ppm／℃，引起電介質(zhì)層開裂和分層等可靠性問題。通過對(duì)一系列不同條件下退火工藝的實(shí)驗(yàn)，得出了退火工藝的影響。Cu從退火溫度在350℃開始凸起，一直到450℃。銅的突出現(xiàn)象，有兩種可能的機(jī)制。第一個(gè)機(jī)制是在退火過程中垂直擴(kuò)展的銅材料塑性變形。第二種機(jī)制是由于當(dāng)TSV中應(yīng)力分布不均勻引起的擴(kuò)散蠕變。通過對(duì)電鍍工藝之后的TSV進(jìn)行適當(dāng)?shù)念A(yù)退火處理來減少硅應(yīng)力是很有必要的，然后，用CMP去除多余銅。

3、TSV制程關(guān)鍵工藝設(shè)備

TSV制作工藝包括以下幾步：通孔制作；絕緣層、阻擋層和種子層的沉積；銅填充；通過化學(xué)機(jī)械拋光去除多余的金屬；晶圓減?。痪A鍵合等。

每一步工藝都有相當(dāng)?shù)募夹g(shù)難度，在通孔制作步驟，保持孔的形狀和控制角度非常重要，通過Bosch工藝來實(shí)現(xiàn)深孔刻蝕；在沉積絕緣層、阻擋層和種子層時(shí)，需要考慮各層的均勻性和粘附性；銅填充時(shí)必須避免空洞等缺陷，這樣填充的銅可以在疊層器件較高的溫度下保持正常的電性能；一旦完成了銅填充，則需要對(duì)晶圓進(jìn)行減??；最后是進(jìn)行晶圓鍵合。

TSV制作流程會(huì)涉及到深刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及RDL電鍍、清洗、減薄、鍵合等二十余種設(shè)備，其中通孔制作、絕緣層/阻擋層/種子層的沉積、銅填充、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵，在某種程度上直接決定了TSV的性能指標(biāo)。

3.1深硅刻蝕設(shè)備

通常情況下，制造硅通孔（經(jīng)常穿透多層金屬和絕緣材料）采用深反應(yīng)離子刻蝕技術(shù)（DRIE），常用的深硅刻蝕技術(shù)又稱為“Bosch（博氏）”工藝，有最初發(fā)明該項(xiàng)技術(shù)的公司命名。

如下圖所示，一個(gè)標(biāo)準(zhǔn)Bosch工藝循環(huán)包括選擇性刻蝕和鈍化兩個(gè)步驟，其中選擇性刻蝕過程采用的是SF6和O2兩種氣體，鈍化過程采用的是C4F8氣體。在Bosch工藝過程中，首先利用SF6等離子體刻蝕硅襯底，接著利用C4F8等離子體作為鈍化物沉積在硅襯底上，在這些氣體中加入O2等離子體，能夠有效控制刻蝕速率與選擇性。因此，在Bosch刻蝕過程中很自然地形成了貝殼狀的刻蝕側(cè)壁。

目前深硅刻蝕設(shè)備主要由美國應(yīng)用材料、泛林半導(dǎo)體等設(shè)備廠商控制。從國內(nèi)看，近年來在國家科技重大專項(xiàng)支持下，中微半導(dǎo)體、北方微電子等廠家研制的深硅等離子刻蝕機(jī)可以投入硅通孔刻蝕的研發(fā)及量產(chǎn)中。尤其DSE200系列刻蝕機(jī)是北方微電子公司于2012年推出的首款深硅等離子刻蝕機(jī)，該刻蝕機(jī)能實(shí)現(xiàn)高達(dá)50:1的硅高深寬比刻蝕，并同時(shí)實(shí)現(xiàn)優(yōu)良的側(cè)壁形貌控制、穩(wěn)定的均勻性、極高的刻蝕選擇比。

3.2PVD/CVD沉積設(shè)備

硅通孔形成后，通過等離子體增強(qiáng)化學(xué)氣相沉積法（PECVD）在硅孔內(nèi)表面沉積一層絕緣材料SiO2，工藝溫度低，在100～400℃進(jìn)行沉積，是TSV孔絕緣的主流技術(shù)之一。今年來ICP-PECVD新型等離子氣相增強(qiáng)化學(xué)沉積設(shè)備被引入進(jìn)行TSV孔絕緣層的填充，與常規(guī)PECVD不同之處在于，其射頻功率通過電感耦合至工藝腔室，配合耦合至反應(yīng)室襯底的射頻源可以提高反應(yīng)離子的方向性，典型的ICP-PECVD工藝腔設(shè)計(jì)下圖所示。ICP-PECVD沉積SiO2的工藝溫度低至20～100℃，反應(yīng)離子濃度高，有助于提高對(duì)TSV孔的填充效率。

絕緣層做好后，通過物理氣相沉積法（PVD）沉積金屬擴(kuò)散阻擋層和種子層，為后續(xù)的銅填充做好準(zhǔn)備。如果填充材料為多晶硅或者鎢，則不需要種子層。

后續(xù)的電鍍銅填充要求TSV側(cè)壁和底部具有連續(xù)的阻擋層和種子層。種子層的連續(xù)性和均勻性被認(rèn)為是TSV銅填充最重要的影響因素。根據(jù)硅通孔的形狀、深寬比及沉積方法不同，種子層的特點(diǎn)也各有不同，種子層沉積的厚度、均勻性和粘合強(qiáng)度是很重要的指標(biāo)。

3.3電鍍銅填充設(shè)備

很多成本模型顯示，TSV填充工藝是整個(gè)工藝流程中最昂貴的步驟之一。TSV的主要成品率損耗之一是未填滿的空洞。電鍍銅工藝作為最合適的硅通孔填充技術(shù)受到業(yè)內(nèi)的普遍關(guān)注，其關(guān)鍵技術(shù)在于TSV高深寬比（通常大于10:1）通孔的全填充電鍍技術(shù)。
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國外有諸多公司已經(jīng)成功研發(fā)該項(xiàng)目技術(shù)并已形成成熟產(chǎn)品，包括NEXX、TECHNIC、Semitool等公司。尤其是美國NEXX公司是先進(jìn)封裝領(lǐng)域的專用設(shè)備供應(yīng)商，其中StratusS200（4～8英寸）、S300(8～12英寸)全自動(dòng)電鍍?cè)O(shè)備已應(yīng)用于全球各大封裝廠家的12英寸及以下規(guī)格的晶圓量產(chǎn)生產(chǎn)中，可用于TSV、凸點(diǎn)、UBM、RDL、銅互連等制程。見圖。

NEXX公司系列電鍍?cè)O(shè)備銷往全球，其中亞洲封測(cè)廠家占75%。據(jù)了解國內(nèi)封裝龍頭企業(yè)長電、富士通等的產(chǎn)線上都在使用Stratus系列設(shè)備。該系列設(shè)備采用剪切電鍍方式，具有鍍層均勻、結(jié)構(gòu)緊湊、易于擴(kuò)展等優(yōu)點(diǎn)，為封測(cè)廠家提供了質(zhì)量穩(wěn)定、生產(chǎn)效率高、占地小的一款自動(dòng)設(shè)備。

垂直剪切鍍單元作為該設(shè)備的核心部分（見圖），主要包括陽極、屏蔽件、晶圓夾具、剪切屏及驅(qū)動(dòng)電機(jī)等。整體單元框架上分別布置以上各件的安裝導(dǎo)槽、提高鍍層均勻性的剪切屏、直流導(dǎo)電夾緊機(jī)構(gòu)。各個(gè)部件主體均采用氟塑料材質(zhì)板，單元整體為用螺栓、密封件將各個(gè)部件連接組合。

目前國內(nèi)研究機(jī)構(gòu)在TSV單項(xiàng)技術(shù)上取得一些研究結(jié)果，但是對(duì)于電鍍相關(guān)工藝設(shè)備幾乎并無廠家涉及，只有中國電子科技集團(tuán)公司第二研究所在進(jìn)行TSV銅填充工藝技術(shù)的研究，并有相關(guān)實(shí)驗(yàn)設(shè)備交付客戶使用。

3.4晶圓減薄設(shè)備

TSV要求晶圓減薄至50μm甚至更薄，要使硅孔底部的銅暴露出來，為下一步的互連做準(zhǔn)備。目前晶圓減薄可以通過機(jī)械研磨、化學(xué)機(jī)械拋光、濕法及干法化學(xué)處理等不同的加工工序來實(shí)現(xiàn)，通過它們之間有機(jī)的結(jié)合，并優(yōu)化這幾道工序的比例關(guān)系，保證晶圓既能減薄到要求的厚度，又要有足夠的強(qiáng)度。目前四種主要晶圓減薄方法對(duì)比見下表。

在要求＜50μm這個(gè)厚度上，晶圓很難容忍減薄過程中的磨削對(duì)晶圓的損傷及內(nèi)在應(yīng)力，其剛性也難以使晶圓保持原有的平整狀態(tài)，同時(shí)后續(xù)工藝的晶圓傳遞、搬送也遇到了很大的問題。目前業(yè)界的主流解決方案是采用一體機(jī)的思路，將晶圓的磨削、拋光、保護(hù)膜去除、劃片膜粘貼等工序集合在一臺(tái)設(shè)備內(nèi)，晶圓從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤上，始終保持平整狀態(tài)，從而解決了搬送的難題。

右圖是東京精密公司的一體機(jī)PG200/300的基本配置示意圖。圖中PG部分是磨片和拋光的集成體。通過一個(gè)帶有4個(gè)真空吸盤的大圓盤回轉(zhuǎn)臺(tái)360°順時(shí)針旋轉(zhuǎn)，使晶圓在不用離開真空吸盤的情況下就可以依次送到粗磨、精磨、拋光等不同的加工工位，完成整個(gè)減薄過程。

減薄好的晶圓從PG處轉(zhuǎn)移到RM處，它是通過一個(gè)多孔陶瓷吸盤來完成。RM部分主要是完成保護(hù)膜的去除和劃片膜的粘貼。由于保護(hù)膜的剝離需要在晶圓的正面動(dòng)作，所以必須將晶圓進(jìn)行反轉(zhuǎn)。由于晶圓厚度很薄，翻轉(zhuǎn)難度很大。東京精密公司把傳統(tǒng)剝膜工藝的后續(xù)工藝——貼膜工藝前移，利用劃片膜粘貼到框架上所具有的平整性和張力來給晶圓提供支撐，從而解決這一問題。
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3.5晶圓鍵合設(shè)備

晶圓鍵合最初是為MEMS制造工藝而開發(fā)，主要作為晶圓級(jí)覆蓋技術(shù)。現(xiàn)在晶圓鍵合不僅用于覆蓋MEMS晶圓，而且也用于堆疊具有不同功能的晶圓，通過TSV實(shí)現(xiàn)晶圓的3D堆疊。

目前晶圓鍵合主要有直接氧化物鍵合、陽極鍵合、粘接鍵合、基于焊料的鍵合、金屬—金屬直接鍵合、超聲鍵合、玻璃介質(zhì)鍵合等等。但是，因?yàn)镃MOS器件熱預(yù)算的緣故，與TSV互連的CMOS晶圓兼容的鍵合工藝僅僅局限于直接氧化物鍵合、金屬鍵合（Cu-Cu或Cu-Sn-Cu）、粘接鍵合和這幾種方法的組合。其中Cu-Cu直接鍵合與其它鍵合方法對(duì)比有種種優(yōu)點(diǎn)：電阻率較低、抗EM較好、互連RC延遲減少，可以同時(shí)實(shí)現(xiàn)機(jī)械和電學(xué)的接觸界面。

不過，可靠地Cu-Cu鍵合對(duì)于大多數(shù)應(yīng)用僅從高溫、高壓和長工藝時(shí)間產(chǎn)生，主要是因?yàn)樗行纬勺匀谎趸锏膬A向，對(duì)器件可靠性有不利影響?，F(xiàn)在，工藝溫度高是Cu-Cu直接鍵合的主要瓶頸之一，因?yàn)樗o器件可靠性及制造良率產(chǎn)生負(fù)面影響。另外，高溫下對(duì)晶圓之間的對(duì)準(zhǔn)精度也產(chǎn)生了不利影響。

基于此，領(lǐng)先地晶圓鍵合設(shè)備供應(yīng)商奧地利EVG公司開發(fā)了光學(xué)對(duì)準(zhǔn)、低溫Cu-Cu熱壓鍵合工藝，對(duì)準(zhǔn)精度達(dá)到了亞微米。

四、玻璃穿孔技術(shù)（TGV）

硅基轉(zhuǎn)接板2.5D集成技術(shù)作為先進(jìn)的系統(tǒng)集成技術(shù)，近年來得到迅猛的發(fā)展。但硅基轉(zhuǎn)接板存在兩個(gè)的主要問題：

1）成本高，硅通孔（TSV）制作采用硅刻蝕工藝，隨后硅通孔需要氧化絕緣層、薄晶圓的拿持等技術(shù)；

2)電學(xué)性能差，硅材料屬于半導(dǎo)體材料，傳輸線在傳輸信號(hào)時(shí)，信號(hào)與襯底材料有較強(qiáng)的電磁耦合效應(yīng)，襯底中產(chǎn)生渦流現(xiàn)象，造成信號(hào)完整度較差（插損、串?dāng)_等）。作為另一種可能的替代硅基轉(zhuǎn)接板材料，玻璃通孔（TGV）轉(zhuǎn)接板正在成為半導(dǎo)體企業(yè)和科研院所的研究熱點(diǎn)。

和TSV相對(duì)應(yīng)的是，作為一種可能替代硅基轉(zhuǎn)接板的材料，玻璃通孔（TGV）三維互連技術(shù)因眾多優(yōu)勢(shì)正在成為當(dāng)前的研究熱點(diǎn)，與硅基板相比，TGV的優(yōu)勢(shì)主要體現(xiàn)在：

1）優(yōu)良的高頻電學(xué)特性。玻璃材料是一種絕緣體材料，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個(gè)數(shù)量級(jí)，使得襯底損耗和寄生效應(yīng)大大減小，保證了傳輸信號(hào)的完整性；

2）大尺寸超薄玻璃襯底易于獲取。Corning、Asahi以及SCHOTT等玻璃廠商可以提供超大尺寸（>2m×2m）和超?。?50μm）的面板玻璃以及超薄柔性玻璃材料。

3）低成本。受益于大尺寸超薄面板玻璃易于獲取，以及不需要沉積絕緣層，玻璃轉(zhuǎn)接板的制作成本大約只有硅基轉(zhuǎn)接板的1/8；

4）工藝流程簡單。不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需要減??；

5）機(jī)械穩(wěn)定性強(qiáng)。即便當(dāng)轉(zhuǎn)接板厚度小于100μm時(shí)，翹曲依然較??；

6）應(yīng)用領(lǐng)域廣泛。除了在高頻領(lǐng)域有良好應(yīng)用前景，作為一種透明材料，還可應(yīng)用于光電系統(tǒng)集成領(lǐng)域，氣密性和耐腐蝕性優(yōu)勢(shì)使得玻璃襯底在MEMS封裝領(lǐng)域有巨大的潛力。

近年來，國內(nèi)外許多研究者致力于研發(fā)低成本、小尺寸、細(xì)間距、無損快速玻璃成孔技術(shù)的開發(fā)，如噴砂法、光敏玻璃、等離子體刻蝕、聚焦放電、激光燒蝕等。但是由于玻璃材料的易碎性和化學(xué)惰性，當(dāng)前已有的方法都還存在許多問題，距離實(shí)際應(yīng)用和大規(guī)模的量產(chǎn)，還有很長的路要走。截止目前，玻璃通孔三維互連技術(shù)發(fā)展的主要困難包括：
1）現(xiàn)有的方法雖然可以實(shí)現(xiàn)TGV，但有些方法會(huì)損傷玻璃，造成表面不光滑；有些方法的加工效率低，沒法大規(guī)模量產(chǎn)；
2）TGV的高質(zhì)量填充技術(shù)，與TSV不同，TGV孔徑相對(duì)比較大且多為通孔，電鍍時(shí)間和成本將增加；
3）與硅材料相比，由于玻璃表面平滑，與常用金屬（如Cu）的黏附性較差，容易造成玻璃襯底與金屬層之間的分層現(xiàn)象，導(dǎo)致金屬層卷曲，甚至脫落等現(xiàn)象。

1、玻璃穿孔主要技術(shù)

1.1玻璃穿孔成孔技術(shù)

制約玻璃通孔技術(shù)發(fā)展的主要困難之一就是玻璃通孔成孔技術(shù)，需要滿足高速、高精度、窄節(jié)距、側(cè)壁光滑、垂直度好以及低成本等一系列要求。玻璃通孔成孔技術(shù)可以分為噴砂法、光敏玻璃法、聚焦發(fā)電法、等離子體刻蝕法、激光燒蝕法、電化學(xué)放電加工法、激光誘導(dǎo)刻蝕法。

其中，玻璃誘導(dǎo)刻蝕法如下：

1）使用皮秒激光在玻璃上產(chǎn)生變性區(qū)域；2）將激光處理過的玻璃放在氫氟酸溶液中進(jìn)行刻蝕。

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1.2玻璃穿孔填孔技術(shù)

類似硅通孔的金屬填充方案也可以應(yīng)用在TGV上。

另外一個(gè)將TGV填實(shí)的方案是將金屬導(dǎo)電膠進(jìn)行TGV填實(shí)。利用金屬導(dǎo)電膠的優(yōu)點(diǎn)是固化后導(dǎo)電通孔的熱膨脹系數(shù)可以調(diào)節(jié)，使其接近基材，避免了因CTE不匹配造成的失效。

除了TGV電鍍填實(shí)外，TGV也可以采用通孔內(nèi)電鍍薄層方案實(shí)現(xiàn)電學(xué)連接。

1.3玻璃通孔高密度布線

線路轉(zhuǎn)移（CTT）和光敏介質(zhì)嵌入法，是比較常用的方式。CTT主要包括兩個(gè)過程。一是精細(xì)RDL線預(yù)制，每一RDL層可以在可移動(dòng)載體上單獨(dú)制造一層薄導(dǎo)電層，并在轉(zhuǎn)移到基板上之前測(cè)試或檢查細(xì)線成品率。精細(xì)線路的形成采用細(xì)線光刻和電解鍍銅的方法，并且以薄銅箔作為鍍層的種子層。工藝流程如下:

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第二步就是將RDL層集成到基板上。RDL層被制造出來后，他們?cè)偈褂脽釅汉系耐瑫r(shí)被轉(zhuǎn)移到核心層的兩邊。步驟如下：

PTE工藝可分為兩個(gè)不同的步驟，一是在光敏介質(zhì)層總形成精細(xì)的溝槽；二是金屬化，包括種子層沉積、電鍍和表面除銅。工藝流程如下：

2、國內(nèi)外研究現(xiàn)狀

2011年，瑞士的微納系統(tǒng)研究部提出了如下圖所示的基于TSV技術(shù)圓片級(jí)真空封裝方案。該方案由TSV封帽與器件層兩部分構(gòu)成，TSV封帽垂直導(dǎo)通柱是填充在硅通孔中的銅柱。器件層上制作有金錫電極與銅柱相連，從而把電信號(hào)從空腔內(nèi)部的引到空腔外部，最后通過硅-硅直接鍵合實(shí)現(xiàn)密封。該方案氣密性很好，但是TSV封帽制作工藝復(fù)雜，熱應(yīng)力大（銅柱與硅熱失配大），且硅硅鍵合對(duì)鍵合表面要求質(zhì)量很高，一般加工過的硅片很難達(dá)到此要求。

2013年，新加坡微電子學(xué)院提出如下圖所示基于TSV技術(shù)的圓片級(jí)真空封裝方案。該方案由TSV封帽、硅器件層組成，TSV封帽也是由硅通孔里的銅柱做垂直導(dǎo)通柱，硅器件層上制作有射頻結(jié)構(gòu)及金屬電極，最后使用AuSn焊料鍵合實(shí)現(xiàn)氣密封裝。此方案雖然也存在TSV封帽制作工藝復(fù)雜，熱應(yīng)力大的問題，但采用焊料鍵合方式封裝，盡管犧牲一定的密封性，但大大降低對(duì)TSV鍵合表面質(zhì)量的要求，其工業(yè)應(yīng)用范圍更廣。

從以上兩個(gè)TSV例子可以看出，TSV存在工藝復(fù)雜，熱應(yīng)力過大的缺點(diǎn)。為解決這些問題，更好實(shí)現(xiàn)真空封裝，又提出了TGV技術(shù)。2008年，美國Michigan大學(xué)提出了的一種基于常規(guī)工藝TGV技術(shù)的圓片級(jí)真空封裝方案，如下圖所示。該方案由封帽，器件層以及基于常規(guī)工藝TGV技術(shù)襯底三部分構(gòu)成。封帽可以為硅或玻璃，制作有空腔；器件層是硅結(jié)構(gòu)層?；诔Ｒ?guī)工藝TGV技術(shù)襯底是在玻璃片上制作電極和通孔，通孔表面沉積有金屬層，有的通孔填充焊錫球，用以形成垂直導(dǎo)通柱，把電信號(hào)由密封腔中引出。最后通過陽極鍵合把器件層與TGV襯底鍵合在一起，形成密封。該方案優(yōu)點(diǎn)是通過陽極鍵合形成密封，陽極鍵合密封性好、熱失配小、污染小且一般硅片能達(dá)到陽極鍵合對(duì)表面質(zhì)量的要求。

2010年，挪威的SensonorTechnologiesAS提出了結(jié)構(gòu)如下圖所示的一種基于玻璃回流TGV技術(shù)圓片級(jí)真空封裝方案封裝蝶翼式硅微陀螺。為減少結(jié)構(gòu)應(yīng)力，提高陀螺儀靈敏度，采用三層對(duì)稱結(jié)構(gòu)設(shè)計(jì)，上下兩層均為TGV襯底，中間夾硅結(jié)構(gòu)層。基于玻璃回流TGV襯底，是通過高溫玻璃回流，然后雙面CMP加工制成的。TGV襯底垂直導(dǎo)通柱即為由回流玻璃隔離出來的硅柱，襯底上不制作金屬電極，直接用硅做電極。硅結(jié)構(gòu)層采用Silicon-on-Insulator(SOI)材料和干法刻蝕制作而成，空腔制作在硅可動(dòng)結(jié)構(gòu)層上，通過硅-玻璃將三者陽極鍵合在一起，分別有兩次，形成密封環(huán)境。該封裝方案優(yōu)勢(shì)凸出，不僅封裝應(yīng)力低，而且TGV襯底工藝簡單，密封性好，熱適配小，寄生電容小。

2013年，韓國Dankook大學(xué)開發(fā)出結(jié)構(gòu)如圖所示的TGV技術(shù)圓片級(jí)真空封裝方案。該方案包括玻璃封帽、CPW器件層以及TGV襯底，腔體制作在玻璃封帽上。其TGV襯底與眾不同，先后采用玻璃回流工藝與電鍍銅工藝制作。簡而言之，為先利用玻璃回流工藝制作硅導(dǎo)通柱，然后去除硅導(dǎo)通柱，用電鍍銅作導(dǎo)通柱。CPW器件層制作在襯底密封環(huán)范圍內(nèi)，最后封帽與襯底通過硅-玻璃陽極鍵合形成密封腔，并制作外部的金屬焊盤完成引線及封裝。該方案電學(xué)性能優(yōu)良，但工藝復(fù)雜。
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2009年，上海微系統(tǒng)所提出了一種結(jié)構(gòu)如圖所示基于TSV技術(shù)的圓片級(jí)真空封裝方案。該方案由TSV封帽與硅襯底兩部分組成：TSV封帽采用濕法和干法刻蝕出通孔，通孔中填充銅作為導(dǎo)通柱，導(dǎo)通柱與硅通過隔離層隔離，腔體制作在TSV封帽上。硅襯底上制作有結(jié)構(gòu)，通過Cu-Sn焊料鍵合與TSV封帽實(shí)現(xiàn)密封封裝。該方案簡單易行，但焊料鍵合用在圓片級(jí)真空封裝上會(huì)顯得鍵合密封性不夠，污染過大。

2012年，北京大學(xué)提出了結(jié)構(gòu)如圖所示一種基于常規(guī)工藝TGV技術(shù)的圓片級(jí)真空封裝方案。該方案是典型的三明治式架構(gòu)，由玻璃封帽、硅可動(dòng)結(jié)構(gòu)層、TGV襯底三層組成。硅可動(dòng)結(jié)構(gòu)采用干法刻蝕出可動(dòng)結(jié)構(gòu)；基于常規(guī)工藝TGV襯底采用濕法腐蝕出通孔與金屬沉積導(dǎo)通柱等工藝制作而成；空腔制作在封帽上，空腔頂部沉積有吸氣劑，保持腔體真空度。最后玻璃封帽、硅可動(dòng)結(jié)構(gòu)層、TGV襯底通過兩次硅-玻璃陽極鍵合封裝在一起。

3、TGV技術(shù)的應(yīng)用

3.1玻璃基板的三維集成無源元件

玻璃基板具有優(yōu)異的高頻電學(xué)性能，因此被廣泛的應(yīng)用于集成無源器件（IPD）之中。2010年，喬治亞理工的封裝中心率先完成了基于TGV的濾波器設(shè)計(jì)與制造，并與相同的硅基電感對(duì)比，展現(xiàn)了更好的電學(xué)特性。2017年，日月光集團(tuán)在玻璃基板上實(shí)現(xiàn)了面板級(jí)的IPD制作工藝。該方案板材翹曲可控制在1mm以內(nèi)，并且無明顯結(jié)構(gòu)剝落分層現(xiàn)象。

3.2嵌入式玻璃扇出與集成天線封裝

玻璃通孔還可以在玻璃上制作空腔，進(jìn)而為芯片的封裝提供一種嵌入式玻璃扇出（eGFO）的新方案。2017年喬治亞理工率先實(shí)現(xiàn)了用于高I/O密度和高頻多芯片集成的玻璃面板扇出封裝。該技術(shù)在70um厚、大小為300mm*300mm的玻璃面板上完成了26個(gè)芯片的扇出封裝，并有效的控制芯片的偏移和翹曲。2020年云天半導(dǎo)體采用嵌入式玻璃扇出技術(shù)開了77GHz汽車?yán)走_(dá)芯片的封裝，并在此基礎(chǔ)上提出了一種高性能的天線封裝（AiP）方案。工藝流程如圖所示：

在厚度為180um的玻璃晶片中，先采用激光誘導(dǎo)玻璃變性和化學(xué)腐蝕工藝形成玻璃空腔，然后將175um高的芯片放入玻璃空腔總。通過復(fù)合材料將芯片和玻璃之間的縫隙填壓而不產(chǎn)生空隙，同時(shí)保護(hù)芯片的背面。對(duì)晶圓的頂面進(jìn)行剝離，形成銅RDL，最后進(jìn)行后續(xù)線路制作、球柵陣列（BGA）制作以及晶圓切片。

3.3基于玻璃通孔的MEMS封裝

2013年，LEE等利用玻璃穿孔技術(shù)實(shí)現(xiàn)射頻MEMS器件的晶圓級(jí)封裝，采用電鍍方案實(shí)現(xiàn)通孔的完全填充，通過該方案制作的射頻MEMS器件在20GHz時(shí)具有0.197dB的低插入損耗和20.032dB的高返回?fù)p耗。2018年，LAAKSO等創(chuàng)造性地使用磁輔助組裝的方式來填充玻璃通孔，并用于MEMS器件的封裝中。

3.4基于TGV的集成天線
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廈門大學(xué)的張淼創(chuàng)造性的引入TGV加工波導(dǎo)縫隙天線。首先采用激光誘導(dǎo)刻蝕制備波導(dǎo)縫隙陣列天線玻璃襯底，通過激光在玻璃上誘導(dǎo)產(chǎn)生連續(xù)性的變性區(qū)，后將變性后的玻璃在稀釋氫氟酸總進(jìn)行刻蝕，由于激光作用處的玻璃氫氟酸中刻蝕速率較快，所以玻璃會(huì)成塊脫落從而形成目標(biāo)通孔結(jié)構(gòu)。最終刻蝕后的玻璃穿孔精度為±5μm，遠(yuǎn)遠(yuǎn)高于傳統(tǒng)機(jī)加工的精度。其次，采用物理氣相沉積對(duì)每層波導(dǎo)縫隙陣列天線玻璃襯底濺射銅層，經(jīng)過氧等離子體清洗以徹底清除焊盤表面的有機(jī)物等顆粒，并使晶圓表面產(chǎn)生一定的粗糙度，為種子層的良好附著創(chuàng)造條件。清洗后的晶圓在烤箱150℃下烘烤60min徹底去除水汽。然后在磁控濺射設(shè)備中，晶圓表面濺射一層厚度約為5μm的銅層。最后，采用技術(shù)焊料鍵合技術(shù)將5片晶圓鍵合。用刮刀以及絲網(wǎng)將10μm厚度的錫焊料印刷到晶圓表面，然后在鍵合機(jī)的真空腔室中以240℃的溫度加熱，以40N的壓力壓合5min使焊料融化或相互擴(kuò)散以達(dá)到鍵合的目的。工藝流程度如圖：

3.5多層玻璃基板

2018年IWAI等使用導(dǎo)電膠填充玻璃通孔，從而實(shí)現(xiàn)多層玻璃基板堆疊，在回流過程中，通過該方案制作的多層玻璃基板的翹曲比傳統(tǒng)有機(jī)基板要小，通過該技術(shù)可以實(shí)現(xiàn)高密度布線，同時(shí)具有較高的可靠性。2019年，IWAI等在多層玻璃基板的技術(shù)基礎(chǔ)上，完成了一個(gè)多芯片封裝的結(jié)構(gòu)。其工藝流程如圖：

五、目前主要廠商的先進(jìn)封裝進(jìn)展

目前，國內(nèi)外主要的代工廠和封測(cè)廠都有布局相應(yīng)的先進(jìn)封裝產(chǎn)能，國外的代工廠和封測(cè)廠在技術(shù)實(shí)力上處于領(lǐng)先地位，在2.5D/3D先進(jìn)封裝的細(xì)分領(lǐng)域，在TSV工藝上，臺(tái)積電和英特爾處于領(lǐng)先地位，在TGV工藝上，領(lǐng)先的是康寧和德國LPTK。國內(nèi)的封測(cè)廠商如長電、華天、通富微都有相關(guān)技術(shù)的研究儲(chǔ)備。半導(dǎo)體各細(xì)分子行業(yè)中，國內(nèi)企業(yè)在封測(cè)領(lǐng)域與國際巨頭的差距相對(duì)較小，同時(shí)，國內(nèi)新建的晶圓廠逐漸進(jìn)入量產(chǎn)階段，產(chǎn)能較大幅度地提升將成為國內(nèi)封測(cè)企業(yè)步入快速發(fā)展通道的有效驅(qū)動(dòng)力，從國內(nèi)幾家領(lǐng)先封測(cè)企業(yè)的擴(kuò)產(chǎn)來看，預(yù)計(jì)國內(nèi)先進(jìn)封測(cè)企業(yè)的高端先進(jìn)封裝將進(jìn)一步擴(kuò)大量產(chǎn)規(guī)模。同時(shí)，經(jīng)過多年的技術(shù)和經(jīng)驗(yàn)積累，封測(cè)行業(yè)進(jìn)入門檻逐漸提升，領(lǐng)先企業(yè)迎發(fā)展黃金期。

1、臺(tái)積電

2012年，TSMC與Xilinx一起推出了當(dāng)時(shí)最大的FPGA，它由四個(gè)相同的28nmFPGA芯片并排安裝在中間層上。他們還開發(fā)了硅通孔（TSV），微凸點(diǎn)和再分布層（re-distribution-layer：RDL），以將這些組件連接在一起。臺(tái)電基于其構(gòu)造，封裝這種封裝解決方案，稱為CooS（Chip-on-Wafer-Substrate）。支持的封裝技術(shù)已成為高和高功率設(shè)計(jì)的實(shí)際行業(yè)標(biāo)準(zhǔn)。

臺(tái)積電于2017年推出了InFO（IntegratedFanOuttechnology）技術(shù)。它使用聚酰胺薄膜代替了CoWoS中的中間層，從而降低了單體成本和高度，這也是臺(tái)積電成功應(yīng)用的重要標(biāo)準(zhǔn)。貨了海量用于智能手機(jī)的InFO設(shè)計(jì)。

臺(tái)積電于2019年又推出了集成芯片系統(tǒng)（SoIC）技術(shù)。借助前端（國外工廠）設(shè)備，臺(tái)積電可以非常合理的壓地，然后使用大量的吸塑的銅吸附進(jìn)行焊（壓焊）設(shè)計(jì)，以更小的形狀因數(shù)，裝扮和能力。這兩種技術(shù)就逐漸演成了今天的3DFabric。

臺(tái)積電將他們的2.5D和3D封裝產(chǎn)品合并為一個(gè)單一的、全面的品牌3DFabric。

其中，2.5D封裝技術(shù)CoWoS可分為CoWoS和InFO系列。首先看CoWoS技術(shù)，可以分為以下幾種：

1）、CoWoS-S

用于die到die再分布層(redistributionlayer：RDL)連接的帶有硅中介層的“傳統(tǒng)”基板上晶圓上芯片（chip-on-wafer-on-substratewithsiliconinterposer）正在慶祝其大批量制造的第10年。

2）、CoWoS-R

CoWoS-R選項(xiàng)用有機(jī)基板中介層取代了跨越2.5Ddie放置區(qū)域范圍的（昂貴的）硅中介層。CoWoS-R的折衷是RDL互連的線間距較小——例如，與CoWoS-S的亞微米間距相比，有機(jī)上的間距為4微米。

3）、CoWoS-L

在硅–S和有機(jī)–R中介層選項(xiàng)之間，TSMCCoWoS系列包括一個(gè)更新的產(chǎn)品，具有用于相鄰die邊緣之間（超短距離）互連的“本地”硅橋。這些硅片嵌入有機(jī)基板中，提供高密度USR連接（具有緊密的L/S間距）以及有機(jī)基板上（厚）導(dǎo)線和平面的互連和功率分配功能。

再看2.5D封裝技術(shù)InFO。

據(jù)介紹，InFO在載體上使用（單個(gè)或多個(gè)）裸片，隨后將這些裸片嵌入moldingcompound的重構(gòu)晶圓中。隨后在晶圓上制造RDL互連和介電層，這是“chipfirst”的工藝流程。單dieInFO提供了高凸點(diǎn)數(shù)選項(xiàng)，RDL線從芯片區(qū)域向外延伸——即“扇出”拓?fù)?。如下圖所示，多dieInFO技術(shù)選項(xiàng)包括：

InFO-PoP：“package-on-package”

InFO-oS：“InFOassembly-on-substrate”

臺(tái)積電的3D封裝技術(shù)則是SoIC。據(jù)臺(tái)積電介紹，公司的3D封裝與SoIC平臺(tái)相關(guān)聯(lián)，該平臺(tái)使用堆疊芯片和直接焊盤鍵合，面對(duì)面或面對(duì)背方向-表示為SoIC晶圓上芯片（chiponwafer）。硅通孔(TSV)通過3D堆棧中的die提供連接。SoIC開發(fā)路線圖如下所示——例如，N7-on-N7芯片配置將在21年第四季度獲得認(rèn)證。
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2、英特爾

在2D的平面多芯片封裝，英特爾獨(dú)有的競(jìng)爭優(yōu)勢(shì)是嵌入式多芯片互連橋接（EMIB）技術(shù)，可以實(shí)現(xiàn)更好的導(dǎo)線密度。在硅中介層硅通孔上放不同的裸片連接到整個(gè)基板，只需在局部進(jìn)行高密度布線，而不必在全部的芯片上進(jìn)行高密度布線，使成本大幅降低同時(shí)性能也得到優(yōu)化。

而在3D高密度微縮方面，英特爾的Foveros技術(shù)將多個(gè)單片連接到基礎(chǔ)裸片，然后進(jìn)行底層填充實(shí)現(xiàn)中間互連并進(jìn)行注塑來保護(hù)整個(gè)芯片，使用焊接的技術(shù)已經(jīng)可以做到20-30微米，而通過無焊料銅與銅的接口互連可突破20微米的瓶頸。

而在未來，封測(cè)技術(shù)相比較于現(xiàn)有的Foveros技術(shù)會(huì)更進(jìn)一步。相比較于現(xiàn)有的技術(shù)，未來的凸塊間距將會(huì)由50um縮小至10um，電路將更小更簡潔，能耗也會(huì)更低。

Foveros技術(shù)與EMIB集成產(chǎn)生了Co-EMIB（通過EMIB和Foveros兩個(gè)技術(shù)之間的集成把2D和3D芯片進(jìn)行融合）。Co-EMIB可以把超過兩個(gè)不同的裸片進(jìn)行水平和垂直方向疊加，以實(shí)現(xiàn)更好的靈活度。

全方位互連（ODI）改變了常規(guī)疊加方式下基礎(chǔ)裸片尺寸必須大于上面疊加所有小芯片總和的限制。ODI的架構(gòu)通過傳統(tǒng)的硅通孔技術(shù)，使頂層小芯片可以與下方的芯片互連，這樣就可以通過底層封裝直接對(duì)上方小芯片進(jìn)行供電，并保持上、下方裸片間直接互連。AdelElsherbini介紹，通過這種并排互連形式延遲可下降2.5倍，功耗可以降低15%，帶寬可以提高3倍。根據(jù)英特爾對(duì)先進(jìn)封裝的路線預(yù)測(cè)，在未來凸塊間距將縮小至10um級(jí)別，密度將達(dá)到10000每平方毫米，能耗也會(huì)降低至0.05pj/bit。而ODI和CO-EMIB技術(shù)的應(yīng)用，也會(huì)使先進(jìn)封測(cè)進(jìn)一步擴(kuò)展應(yīng)用范圍。

先進(jìn)封裝的制程演進(jìn)同先進(jìn)制造工藝的制程呈現(xiàn)出同步趨勢(shì)。在臺(tái)積電等半導(dǎo)體制造廠制程逐漸進(jìn)入5nm以下之際，先進(jìn)封裝的凸塊間距也會(huì)逐漸進(jìn)入10-20um區(qū)間。

3、康寧

康寧公司是全球頂尖材料科學(xué)創(chuàng)新公司之一，在逾160年間提出多項(xiàng)玻璃解決方案，包括用于電子應(yīng)用方面的液晶顯示器(LCD)基板，以及用于電視機(jī)、智慧型手機(jī)和平板電腦等消費(fèi)性電子裝置，極為耐用的保護(hù)玻璃。

熔融制程為康寧的專利創(chuàng)新技術(shù)核心。這項(xiàng)高度精準(zhǔn)且自動(dòng)化的熔融下拉制程，生產(chǎn)出表面極為純凈光滑又平坦，且尺寸穩(wěn)定的玻璃基板——這剛好是3DIC基板所要求的特性。

能夠利用現(xiàn)有晶圓和面板設(shè)備制程是非常重要的一件事，盲孔填滿金屬化是最適用于現(xiàn)行以晶圓為基礎(chǔ)的設(shè)備，而通孔金屬化則最適合用于許多以面板為基礎(chǔ)的制程?？祵幰验_發(fā)出制作高品質(zhì)孔洞的先進(jìn)制程，能在薄型(像是100μm)和厚型(例如700μm)玻璃上制作通孔和盲孔(請(qǐng)上圖)。

再者，康寧已與產(chǎn)業(yè)領(lǐng)導(dǎo)廠商進(jìn)行密切合作，運(yùn)用以晶圓與面板為基礎(chǔ)的金屬化方式來填充玻璃孔洞。TGV基板的填充方式與終端應(yīng)用息息相關(guān)，成本、生產(chǎn)能力、導(dǎo)電性、密閉度等要求會(huì)影響到金屬化的方式。因此康寧與產(chǎn)業(yè)多個(gè)單位合作，像是RTI、Atotech、i3Electronics、工研院(ITRI)、GeorgiaTech的封裝研究中心等，證明出完整的金屬化技術(shù)的適用性和可用性。此用來驗(yàn)證的玻璃基板晶片測(cè)試結(jié)果顯示出，相對(duì)于矽基板，使用玻璃孔洞能達(dá)到更好的電性、熱和可靠性表現(xiàn)(請(qǐng)見上圖)。

利用面板相關(guān)制程來達(dá)到經(jīng)濟(jì)規(guī)模制造的能力，是另一項(xiàng)落實(shí)成本效益的重要因素。目前業(yè)界已有許多設(shè)備能被應(yīng)用來制造面板形式的穿孔玻璃載板和其對(duì)應(yīng)的電子元件，包括填孔步驟和微影制程。

日前康寧已與RudolphTechnologies、i3Electronics與Atotech完成合作，證明出運(yùn)用現(xiàn)有機(jī)臺(tái)設(shè)備來制造面板形式的穿孔玻璃載板和其電子元件，包括填孔步驟和微影制程。RDL(RedistributionLayers)的結(jié)果顯示出，能準(zhǔn)確將金屬鍍?cè)诓Ａ?請(qǐng)見上圖)。

據(jù)麥姆斯咨詢報(bào)道，CorningIncorporated（康寧）和MenloMicro（以下簡稱Menlo）近日聯(lián)合宣布，Menlo革命性數(shù)字微開關(guān)（DMS）技術(shù)平臺(tái)的開發(fā)實(shí)現(xiàn)了重要的里程碑，Menlo將重塑電子系統(tǒng)最基本的構(gòu)建模塊——電子開關(guān)。兩家公司共同發(fā)布展示了成功整合的玻璃通孔（TGV）封裝技術(shù)，使Menlo的高性能RF和功率產(chǎn)品擴(kuò)展至超小型晶圓級(jí)封裝。

TGV相比傳統(tǒng)的鍵合封裝技術(shù)，使Menlo的產(chǎn)品尺寸縮小了60%以上，使其更理想地適用于那些信道密度增長，同時(shí)尺寸、重量、功率和成本降低的非常重要應(yīng)用。Menlo將在本周于美國費(fèi)城舉辦的IEEEMTT國際微波會(huì)議上展示這項(xiàng)技術(shù)。

此外，除了顯著的尺寸減小，TGV還為Menlo的DMS產(chǎn)品帶來的重要的性能優(yōu)勢(shì)。通過更短且良好控制的金屬化通孔替代鍵合，現(xiàn)在Menlo得以降低75%以上的封裝寄生效應(yīng)。這將幫助Menlo的產(chǎn)品支持更高的頻率，這對(duì)于先進(jìn)的無線通訊系統(tǒng)、測(cè)試儀器以及眾多的航空和國防應(yīng)用，正變得越來越重要。與此同時(shí)，玻璃相比硅等傳統(tǒng)的基板材料具有獨(dú)特的性能，可實(shí)現(xiàn)更低的RF損耗和更高的線性度，意味著系統(tǒng)將獲得更低的功耗和更高的整體效率。

通過利用TGV封裝技術(shù)，Menlo正在開發(fā)覆蓋DC~18GHz帶寬的RF產(chǎn)品，并有能力逐步擴(kuò)展至50GHz以上。其DMS平臺(tái)可為RF和AC/DC產(chǎn)品實(shí)現(xiàn)數(shù)十種高價(jià)值應(yīng)用，包括電池管理、家居自動(dòng)化、電氣化汽車、軍事和專業(yè)無線電、無線基站以及物聯(lián)網(wǎng)等廣泛市場(chǎng)。
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4、德國LPKF

LPKF深耕激光領(lǐng)域多年，對(duì)于如何將激光作為工具集成為功能強(qiáng)大的設(shè)備有著豐富的技術(shù)經(jīng)驗(yàn)。LPKF激光系統(tǒng)立足于助力高科技領(lǐng)域的進(jìn)步。無論是移動(dòng)系統(tǒng)、通信系統(tǒng)、電力以及數(shù)字娛樂等，最終目標(biāo)都是加工產(chǎn)品的速度更快、尺寸更小、更節(jié)能。德國LPKF始終保持著在激光技術(shù)領(lǐng)域的領(lǐng)先地位。我們的激光系統(tǒng)在印刷電路板、微芯片、汽車零部件、太陽能電池板以及許多其他零部件的工藝制造中都起著至關(guān)重要的作用。

憑借幾十年的激光加工經(jīng)驗(yàn)，LPKF提供了前沿的技術(shù)解決方案，具有更高的精度、成品率和成本效率等系統(tǒng)優(yōu)勢(shì)，引領(lǐng)不斷走向小型化的趨勢(shì)。該產(chǎn)品包含許多優(yōu)勢(shì):一種新型玻璃通孔（TGV）加工工藝全面開啟了薄片玻璃作為封裝基板的潛力。厚度介于50微米至500微米之間的薄片玻璃是一種非常適用于高密度高頻應(yīng)用的封裝基板材料。LPKF運(yùn)用激光這種非接觸精密加工工具開發(fā)的創(chuàng)新LIDE工藝能夠以無以倫比的效率和質(zhì)量微加工玻璃通孔。
LPKF的最小通孔直徑為10μm。通常，一個(gè)基板上的所有微孔都顯示相同的直徑。通過應(yīng)用多次蝕刻運(yùn)行，不同的直徑是可能的。縱橫比在1:10的范圍內(nèi)，但根據(jù)玻璃類型，它也可以高達(dá)1:50。LIDE生成的微孔側(cè)壁光滑、無裂紋、無碎屑和無應(yīng)力，可實(shí)現(xiàn)可靠的金屬化。錐角在0.1°-30°之間。LIDE制造的微孔通常呈沙漏形狀。通過將蝕刻限制為僅從先前修改過的玻璃的一側(cè)進(jìn)行，V形微孔是可能的。加工的尺寸選擇如圖：

5、中芯長電

長電科技是全球領(lǐng)先的封測(cè)廠商，聚焦關(guān)鍵應(yīng)用領(lǐng)域，在5G通信類、高性能計(jì)算、消費(fèi)類、汽車和工業(yè)等重要領(lǐng)域，業(yè)務(wù)覆蓋高/中/低端全品類，已成為中國第一大和全球第三大封測(cè)企業(yè)。公司封測(cè)產(chǎn)能多地布局，互為補(bǔ)充，各具技術(shù)特色和競(jìng)爭優(yōu)勢(shì)；公司在主要封裝領(lǐng)域內(nèi)掌握多項(xiàng)核心技術(shù)，在先進(jìn)封裝技術(shù)覆蓋度上與全球第一的日月光集團(tuán)旗鼓相當(dāng)，具備行業(yè)領(lǐng)先的SiP、WL-CSP、FC、eWLB、PiP、PoP及2.5/3D等高端封裝技術(shù)，并定增50億元加碼SiP、QFN、BGA等高端封裝產(chǎn)能。公司與中芯國際戰(zhàn)略互通，可實(shí)現(xiàn)代工+封測(cè)一體化協(xié)同發(fā)展。

6、華天科技

公司在產(chǎn)業(yè)布局方面，積極推進(jìn)先進(jìn)封裝基地建設(shè)，近年來先后投資擴(kuò)建了昆山、寶雞、南京等基地，打通了CIS芯片、存儲(chǔ)器、射頻等多種高端產(chǎn)品的生產(chǎn)線。2020年7月18日華天科技南京基地舉行了一期項(xiàng)目投產(chǎn)儀式，一期項(xiàng)目已竣工面積16.3萬平方米，實(shí)現(xiàn)FC和BGA系列產(chǎn)品年封測(cè)量可達(dá)40億只，今年可實(shí)現(xiàn)產(chǎn)值2億元以上。

研發(fā)方面公司重視新產(chǎn)品、新技術(shù)、新工藝的研發(fā)，研發(fā)支出金額逐年增加，已自主研發(fā)出了SiP、FC、TSV、MEMS、Bumping、Fan-Out、WLP等高端封裝技術(shù)和產(chǎn)品。自2019下半年來，國內(nèi)半導(dǎo)體封測(cè)行業(yè)逐步回暖，未來有望隨著新型應(yīng)用領(lǐng)域和先進(jìn)封測(cè)技術(shù)的發(fā)展進(jìn)入新一輪增長。華天科技作為國內(nèi)領(lǐng)先的集成電路封測(cè)企業(yè)，產(chǎn)品線布局豐富，技術(shù)水平行業(yè)領(lǐng)先，有望持續(xù)受益行業(yè)景氣度及國產(chǎn)替代加速影響，未來發(fā)展前景廣闊。

7、通富微電

通富微電為半導(dǎo)體封測(cè)龍頭，與AMD、MTK等大客戶共同成長。公司為全球第五大、國內(nèi)第二大封測(cè)廠商，在封測(cè)技術(shù)上布局全面。早期公司以傳統(tǒng)封裝技術(shù)為主，2016年收購AMD蘇州、檳城兩大封測(cè)廠，得以深度綁定AMD供應(yīng)鏈并占據(jù)AMD封測(cè)訂單的大部分份額。同時(shí)公司憑借在高端封裝領(lǐng)域的實(shí)力，成為MTK在中國大陸的重要封測(cè)合作方。展望未來，公司有望伴隨大客戶份額的提升和市場(chǎng)整體規(guī)模的擴(kuò)大而迎來加速成長。

先進(jìn)封裝因5G、AI的應(yīng)用迎來快速成長，公司技術(shù)領(lǐng)先有望充分受益。傳統(tǒng)封測(cè)市場(chǎng)近年增速較為平穩(wěn)，2011-2018年市場(chǎng)年復(fù)合增速在3%，至2018年空間達(dá)560億美元。然而，隨著摩爾定律的放緩，半導(dǎo)體性能的提升越來越多依賴于封裝技術(shù)的進(jìn)步，從而對(duì)封裝技術(shù)提出更高要求。具體來看，隨著5G、AI芯片的大規(guī)模應(yīng)用，以及終端設(shè)備小型化趨勢(shì)的演繹，全球先進(jìn)封裝市場(chǎng)有望快速成長：據(jù)Yole預(yù)計(jì)，先進(jìn)封裝市場(chǎng)至2024年有望達(dá)440億美元，2018-2024年CAGR達(dá)8%。公司通過對(duì)AMD蘇州、檳城廠的收購，增強(qiáng)了先進(jìn)封裝的技術(shù)實(shí)力，未來有望充分受益于先進(jìn)封裝市場(chǎng)的快速增長。

MiniLED玻璃背板TGV工藝現(xiàn)狀

隨著集成電路技術(shù)的發(fā)展，摩爾定律逐步放緩，半導(dǎo)體產(chǎn)業(yè)朝著延續(xù)摩爾定律和拓展摩爾定律的兩個(gè)方向發(fā)展。其中，拓展摩爾定律重要的技術(shù)手段是先進(jìn)封裝；2.5D/3D集成技術(shù)將平面集成電路擴(kuò)展到了第三維度，顯著提升了空間的利用率。與傳統(tǒng)的2D平面集成技術(shù)相比，三維集成技術(shù)通過垂直互連結(jié)構(gòu)傳輸信號(hào)，具有集成度高、功耗低、設(shè)計(jì)靈活、易實(shí)現(xiàn)異質(zhì)集成等優(yōu)勢(shì)。

在三維集成電路中，硅通孔（TSV）和玻璃通孔（TGV）是常用的兩種通孔互聯(lián)加工方式，具有縮短路徑和更薄的封裝尺?等優(yōu)點(diǎn)。其中，TGV技術(shù)由TSV技術(shù)演化而來,是制造三維集成電路的關(guān)鍵技術(shù)。所謂TGV技術(shù)，指的是通過在玻璃晶圓上加工微納尺寸的通孔或盲孔，并向其中填充導(dǎo)體材料(例如Cu)，從而實(shí)現(xiàn)芯片與芯片之間、晶圓與晶圓之間的垂直導(dǎo)通。硅用作垂直互聯(lián)的中介層（Interposer）時(shí)，需要沉積額外的絕緣層（例如氧化硅）用于電隔離，這種絕緣層厚度通常為亞微米級(jí)，在高頻信號(hào)傳輸中難以在TSV之間提供良好的電隔離，易引入寄生電容。玻璃材料沒有?由移動(dòng)的電荷，介電性能優(yōu)良，熱膨脹系數(shù)(CTE)與硅接近，以玻璃替代硅材料的TGV技術(shù)可以避免TSV的問題。此外，TGV技術(shù)?需制作絕緣層，降低了?藝復(fù)雜度和加?成本。TGV技術(shù)在光通信、射頻、微波、微機(jī)電系統(tǒng)、微流體器件和三維集成領(lǐng)域有?泛的應(yīng)?前景。

TGV和TSV

玻璃通孔(TGV)技術(shù)被認(rèn)為是下一代三維集成的關(guān)鍵技術(shù)，該技術(shù)的核心為深孔形成工藝。感應(yīng)耦合等離子體(ICP)刻蝕技術(shù)是半導(dǎo)體領(lǐng)域中深孔形成的重要手段之一。本文通過正交實(shí)驗(yàn)設(shè)計(jì)方法，研究ICP石英玻璃刻蝕工藝中工作壓強(qiáng)、C4F8流量、Ar流量三個(gè)工藝參數(shù)對(duì)深孔刻蝕的影響，探索提高刻蝕速率的優(yōu)化組合。實(shí)驗(yàn)結(jié)果表明，C4F8流量對(duì)玻璃刻蝕速率有顯著影響，并且隨著C4F8/Ar流量比減小，側(cè)壁角度垂直性越好。實(shí)驗(yàn)為TGV技術(shù)開發(fā)和應(yīng)用提供了實(shí)驗(yàn)依據(jù)。

隨著半導(dǎo)體制造工藝向深亞微米及納米級(jí)發(fā)展，傳統(tǒng)的光刻技術(shù)逐漸接近極限，集成電路晶體管數(shù)目的增加和特征尺寸的縮小越發(fā)緩慢和困難，“摩爾定律”的延續(xù)面臨巨大挑戰(zhàn)。同時(shí)，傳統(tǒng)封裝中信號(hào)傳輸距離長帶來的互連延遲問題日益嚴(yán)重，難以滿足芯片高速和低功耗的要求。為克服集成電路和傳統(tǒng)封裝面臨的難題，三維集成技術(shù)應(yīng)運(yùn)而生。其中硅通孔(ThroughSiliconVia，TSV)技術(shù)被認(rèn)為是實(shí)現(xiàn)三維集成最有前景的技術(shù)。

TSV技術(shù)通過在芯片與芯片、晶圓與晶圓之間制作垂直通孔，實(shí)現(xiàn)芯片之間的直接互連。它能夠使芯片在三維方向堆疊的密度最大、芯片間的互連線最短、外形尺寸最小，顯著提高芯片速度，降低芯片功耗，因此成為目前電子封裝技術(shù)中最引人注目的一種技術(shù)。然而，硅是一種半導(dǎo)體材料，TSV周圍的載流子在電場(chǎng)或磁場(chǎng)作用下可以自由移動(dòng)，對(duì)鄰近的電路或信號(hào)產(chǎn)生影響，影響芯片性能。玻璃材料沒有自由移動(dòng)的電荷，介電性能優(yōu)良，熱膨脹系數(shù)(CTE)與硅接近，以玻璃替代硅材料的玻璃通孔(ThroughGlassVia，TGV)技術(shù)可以避免TSV的問題，是理想的三維集成解決方案。此外，TGV技術(shù)無需制作絕緣層，降低了工藝復(fù)雜度和加工成本。TGV及相關(guān)技術(shù)在光通信、射頻、微波、微機(jī)電系統(tǒng)、微流體器件和三維集成領(lǐng)域有廣泛的應(yīng)用前景。

TGV在半導(dǎo)體先進(jìn)封裝領(lǐng)域的應(yīng)用。玻璃通孔(TGV)和硅通孔（TSV）工藝相比TGV的優(yōu)勢(shì)主要體現(xiàn)在：

1）優(yōu)良的高頻電學(xué)特性。玻璃材料是一種絕緣體材料，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個(gè)數(shù)量級(jí)，使得襯底損耗和寄生效應(yīng)大大減小，保證了傳輸信號(hào)的完整性；

2）大尺寸超薄玻璃襯底易于獲取。Corning、Asahi以及SCHOTT等玻璃廠商可以提供超大尺寸（>2m×2m）和超薄（<50μm）的面板玻璃以及超薄柔性玻璃材料。

3）低成本。受益于大尺寸超薄面板玻璃易于獲取，以及不需要沉積絕緣層，玻璃轉(zhuǎn)接板的制作成本大約只有硅基轉(zhuǎn)接板的1/8；

4）工藝流程簡單。不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需要減薄；

5）機(jī)械穩(wěn)定性強(qiáng)。即便當(dāng)轉(zhuǎn)接板厚度小于100μm時(shí)，翹曲依然較??；

6）應(yīng)用領(lǐng)域廣泛，是一種應(yīng)用于晶圓級(jí)封裝領(lǐng)域的新興縱向互連技術(shù)，為實(shí)現(xiàn)芯片-芯片之間距離最短、間距最小的互聯(lián)提供了一種新型技術(shù)途徑，具有優(yōu)良的電學(xué)、熱學(xué)、力學(xué)性能，在射頻芯片、高端MEMS傳感器、高密度系統(tǒng)集成等領(lǐng)域具有獨(dú)特優(yōu)勢(shì)，是下一代5G、6G高頻芯片3D封裝的首選之一。

TGV的成形工藝主要包括噴砂、超聲波鉆孔、濕法刻蝕、深反應(yīng)離子刻蝕、光敏刻蝕、激光刻蝕、激光誘導(dǎo)深度刻蝕以及聚焦放電成孔等。

TGV技術(shù)面臨的關(guān)鍵問題是沒有類似硅的“Bosch”深刻蝕工藝，難以快速制作高深寬比的玻璃深孔或溝槽。傳統(tǒng)的噴砂法、濕法刻蝕法和激光鉆孔法等均存在一定的局限性。感應(yīng)耦合等離子體(ICP)干法刻蝕技術(shù)控制精度高，刻蝕表面平整光滑，垂直度好，常用于刻蝕高深寬比結(jié)構(gòu)。近年來，國內(nèi)外的研究單位在等離子體玻璃刻蝕方面進(jìn)行了大量的實(shí)驗(yàn)研究。氣體成分主要采用碳氟氣體、SF6與Ar、He等不同惰性氣體的組合。文獻(xiàn)報(bào)道的最高刻蝕速率可以達(dá)到1.7μm/min，但各向同性刻蝕嚴(yán)重。由于玻璃襯底上掩膜沉積工藝的限制，在深孔刻蝕時(shí)，需要一定的刻蝕選擇比。在保證側(cè)壁垂直性與刻蝕選擇比的同時(shí)提高玻璃刻蝕速率成為目前研究的難點(diǎn)。

ICP玻璃刻蝕基本原理

實(shí)驗(yàn)采用北方微電子公司的GSE200C刻蝕機(jī)臺(tái)。系統(tǒng)有兩路頻率均為13.56MHz的射頻功率源。射頻源功率連接真空反應(yīng)腔室上方的線圈來激發(fā)腔室內(nèi)的刻蝕氣體，射頻偏壓功率連接真空反應(yīng)腔室內(nèi)的靜電卡盤來控制離子能量和方向。石英玻璃的主要成分為SiO2，Si-O鍵的鍵強(qiáng)為200kcal/mol(約8eV)，大于Si-Si鍵80kcal/mol(約3.4eV)鍵強(qiáng)的2倍，這是SiO2的ER慢于Si的主要原因。因此，SiO2刻蝕以物理刻蝕為主，化學(xué)刻蝕為輔，通常采用碳氟氣體，如CF4、CHF3、C4F8等，并加入一定量的惰性氣體。一般來說，碳原子數(shù)與氟原子數(shù)的比越高，就能形成越多的聚合物和越高的刻蝕選擇比，有利于深孔刻蝕，故本實(shí)驗(yàn)碳氟氣體選用C4F8。惰性氣體中He、Ar為半導(dǎo)體工藝常用氣體，且成本較其他惰性氣體有優(yōu)勢(shì)。而相比于He，Ar具有用于物理刻蝕的相對(duì)大的質(zhì)量，有利于提高SiO2的ER，故本實(shí)驗(yàn)惰性氣體選用Ar。C4F8在等離子體放電過程中主要離解為C2F4，C2F4進(jìn)一步離解為更小的CFx自由基。在CFx(CF，CF2，CF3)自由基中，CF2含量最多。

工藝過程中主要反應(yīng)為：

其中硅通孔（TSV）的Bosch工藝是指在集成電路制造中為了阻止或減弱側(cè)向刻蝕，設(shè)法在刻蝕的側(cè)向邊壁沉積一層刻蝕薄膜的工藝。因最早由RobertBosch提出，亦被稱為Bosch工藝。

1993年，RobertBosch提出了一種ICP刻蝕工藝技術(shù)，被稱作“Bosch工藝”。

這種工藝首先采用氟基活性基團(tuán)進(jìn)行硅的刻蝕，然后進(jìn)行側(cè)壁鈍化，刻蝕和保護(hù)兩步工藝交替進(jìn)行。圖1說明了其工藝過程。它是通過交替轉(zhuǎn)換刻蝕氣體與鈍化氣體實(shí)現(xiàn)刻蝕與邊壁鈍化。其中刻蝕氣體為SF6，鈍化氣體為C4F8。C4F8在等離子體中能夠形成氟化碳類高分子聚合物。它沉積在硅表面能夠阻止氟離子與硅的反應(yīng)?？涛g與鈍化每5~10s轉(zhuǎn)換一個(gè)周期。在短時(shí)間的各向同性刻蝕之后即將剛剛刻蝕過的硅表面鈍化。在深度方向由于有離子的物理濺射轟擊，鈍化膜可以保留下來，這樣下一個(gè)周期的刻蝕就不會(huì)發(fā)生側(cè)向刻蝕。通過這種周期性“刻蝕-鈍化-刻蝕”，刻蝕只沿著深度方向進(jìn)行。

反應(yīng)離子深度刻蝕硅的水平可以達(dá)到在表面1%暴露刻蝕面積的情況下，刻蝕速率可以達(dá)到50μm/min，在表面20%暴露刻蝕面積的情況下，刻蝕速率可以達(dá)到30μm/min，硅與光刻膠的抗刻蝕比大于300:1，刻蝕的深寬比大于100:1[2]。

在Bosch工藝中由于刻蝕與鈍化的互相轉(zhuǎn)換，而每一步刻蝕都是各向同性的，因此造成刻蝕邊壁表面的波紋效應(yīng)（scalping）。圖2是典型的由于Bosch工藝形成的邊壁波紋。邊壁波紋可形成高達(dá)100nm以上的表面粗糙度。通過縮短刻蝕與鈍化的周期可以減弱這種波紋效應(yīng)。通過優(yōu)化Bosch刻蝕工藝可以實(shí)現(xiàn)70μm深的邊壁表面波紋起伏小于20nm。這種深刻蝕的邊壁足以作為光反射鏡面進(jìn)行光纖通信開關(guān)轉(zhuǎn)換。另一種減少邊壁波紋粗糙度的方法是在刻蝕后進(jìn)行化學(xué)濕法拋光腐蝕，例如將刻蝕樣品放入KOH+IPA混合腐蝕液中短暫時(shí)間，將表面的波紋起伏腐蝕平滑。

前面提到的低溫刻蝕不會(huì)形成所謂“波紋”效應(yīng)，因?yàn)榈蜏乜涛g不需要?dú)怏w轉(zhuǎn)換過程。而且由于系統(tǒng)中不引入鈍化氣體，在刻蝕腔體內(nèi)壁不會(huì)形成氟化碳類聚合物的沉淀。在刻蝕系統(tǒng)方面，低溫刻蝕與Bosch刻蝕的區(qū)別僅在于一個(gè)需要低溫冷卻樣品基板，一個(gè)需要?dú)怏w轉(zhuǎn)換，所以可以在同一臺(tái)ICP刻蝕系統(tǒng)上同時(shí)實(shí)現(xiàn)兩種刻蝕方式。

而TGVinterposer的加工流程如圖2，整體方案為先玻璃基板上進(jìn)行打孔，然后在側(cè)壁及表面沉積阻擋層和種子層。阻擋層防止Cu向玻璃襯底擴(kuò)散，同時(shí)增加兩者的粘附性，當(dāng)然在一些研究中也發(fā)現(xiàn)阻擋層不是必須的。然后采用電鍍的方法將Cu沉積，接著退火，并采用CMP的方法將表面Cu層去掉。最后采用PVD鍍膜光刻方法制備RDL重布線層，去膠后最終再形成鈍化層。

圖2，(a)準(zhǔn)備晶圓，(b)形成TGV，（c）雙面電鍍-沉積銅，（d）退火及CMP化學(xué)機(jī)械拋光，去表面銅層，（e）PVD鍍膜及光刻，（f）布置RDL重布線層，（g）去膠及Cu/Ti刻蝕，（h）形成鈍化層

或者采用精密機(jī)械加工和半導(dǎo)體技術(shù)進(jìn)行玻璃材質(zhì)的微納孔及微納米通道制備。

編輯：黃飛

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