先進封裝分為兩大類：

基于XY平面延伸的先進封裝技術，主要通過RDL進行信號的延伸和互連；

基于Z軸延伸的先進封裝技術，主要是通過TSV進行信號延伸和互連。

基于XY平面延伸的先進封裝技術

這里的XY平面指的是Wafer或者芯片的XY平面，這類封裝的鮮明特點就是沒有TSV硅通孔，其信號延伸的手段或技術主要通過RDL層來實現，通常沒有基板，其RDL布線時是依附在芯片的硅體上，或者在附加的Molding上。因為最終的封裝產品沒有基板，所以此類封裝都比較薄，目前在智能手機中得到廣泛的應用。

1．FOWLP

FOWLP(Fan-outWaferLevelPackage)是WLP（WaferLevelPackage）的一種，因此我們需要先了解WLP晶圓級封裝。因為封裝完成后再進行切割分片，因此，封裝后的芯片尺寸和裸芯片幾乎一致，因此也被稱為CSP（ChipScalePackage）或者WLCSP（WaferLevelChipScalePackaging），此類封裝符合消費類電子產品輕、小、短、薄化的市場趨勢，寄生電容、電感都比較小，并具有低成本、散熱佳等優點。

FOWLP，由于要將RDL和Bump引出到裸芯片的外圍，因此需要先進行裸芯片晶圓的劃片分割，然后將獨立的裸芯片重新配置到晶圓工藝中，并以此為基礎，通過批量處理、金屬化布線互連，形成最終封裝。FOWLP封裝流程如下圖所示。

無論是采用Fan-in還是Fan-out，WLP晶圓級封裝和PCB的連接都是采用倒裝芯片形式，芯片有源面朝下對著印刷電路板，可以實現最短的電路徑，這也保證了更高的速度和更少的寄生效應。另一方面，由于采用批量封裝，整個晶圓能夠實現一次全部封裝，成本的降低也是晶圓級封裝的另一個推動力量。

2．INFO

InFO（IntegratedFan-out）是TSMC）于2017年開發出來的FOWLP先進封裝技術，是在FOWLP工藝上的集成，可以理解為多個芯片Fan-Out工藝的集成，而FOWLP則偏重于Fan-Out封裝工藝本身。

3．FOPLP

FOPLP（Fan-outPanelLevelPackage）面板級封裝，借鑒了FOWLP的思路和技術，但采用了更大的面板，因此可以量產出數倍于300毫米硅晶圓芯片的封裝產品。

FOPLP采用了PCB上的生產技術進行RDL的生產，其線寬、線間距目前均大于10um，采用SMT設備進行芯片和無源器件的貼裝，由于其面板面積遠大于晶圓面積，因而可以一次封裝更多的產品。相對FOWLP，FOPLP具有更大的成本優勢。目前，全球各大封裝業者包括三星電子、日月光均積極投入到FOPLP制程技術中。4．EMIBEMIB（EmbeddedMulti-DieInterconnectBridge）嵌入式多芯片互連橋先進封裝技術是由英特爾提出并積極應用的，和前面描述的3種先進封裝不同，EMIB是屬于有基板類封裝，因為EMIB也沒有TSV，因此也被劃分到基于XY平面延伸的先進封裝技術。

和硅中介層（interposer）相比，EMIB硅片面積更微小、更靈活、更經濟。EMIB封裝技術可以根據需要將CPU、IO、GPU甚至FPGA、AI等芯片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的芯片封裝在一起做成單一芯片，適應靈活的業務的需求。

通過EMIB方式，KBL-G平臺將英特爾酷睿處理器與AMDRadeonRXVegaMGPU整合在一起，同時具備了英特爾處理器強大的計算能力與AMDGPU出色的圖形能力，并且還有著極佳的散熱體驗。這顆芯片創造了歷史，也讓產品體驗達到了一個新的層次。

基于Z軸延伸的先進封裝技術

基于Z軸延伸的先進封裝技術主要是通過TSV進行信號延伸和互連，TSV可分為2.5DTSV和3DTSV，通過TSV技術，可以將多個芯片進行垂直堆疊并互連。

5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是2.5D封裝技術，CoWoS是把芯片封裝到硅轉接板（中介層）上，并使用硅轉接板上的高密度布線進行互連，然后再安裝在封裝基板上，如下圖所示。

6．HBM

HBM（High-BandwidthMemory）高帶寬內存，主要針對高端顯卡市場。HBM使用了3DTSV和2.5DTSV技術，通過3DTSV把多塊內存芯片堆疊在一起，并使用2.5DTSV技術把堆疊內存芯片和GPU在載板上實現互連。下圖所示為HBM技術示意圖。

HBM目前有三個版本，分別是HBM、HBM2和HBM2E，其帶寬分別為128GBps/Stack、256GBps/Stack和307GBps/Stack，最新的HBM3還在研發中。

7．HMC

HMC（HybridMemoryCube）混合存儲立方體，其標準由美光主推，目標市場是高端服務器市場，尤其是針對多處理器架構。HMC使用堆疊的DRAM芯片實現更大的內存帶寬。另外HMC通過3DTSV集成技術把內存控制器（MemoryController）集成到DRAM堆疊封裝里。下圖所示為HMC技術示意圖。

對比HBM和HMC可以看出，兩者很相似，都是將DRAM芯片堆疊并通過3DTSV互連，并且其下方都有邏輯控制芯片，兩者的不同在于：HBM通過Interposer和GPU互連，而HMC則是直接安裝在Substrate上，中間缺少了Interposer和2.5DTSV。

8．Wide-IO

Wide-IO通過將Memory芯片堆疊在Logic芯片上來實現，Memory芯片通過3DTSV和Logic芯片及基板相連接，如下圖所示。

Wide-IO具備TSV架構的垂直堆疊封裝優勢，有助打造兼具速度、容量與功率特性的移動存儲器，滿足智慧型手機、平板電腦、掌上型游戲機等行動裝置的需求，其主要目標市場是要求低功耗的移動設備。

9．Foveros

EMIB與Foveros的區別在于前者是2D封裝技術，而后者則是3D堆疊封裝技術，與2D的EMIB封裝方式相比，Foveros更適用于小尺寸產品或對內存帶寬要求更高的產品。其實EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規格、不同功能的芯片集成在一起來發揮不同的作用。不過在體積、功耗等方面，Foveros3D堆疊的優勢就顯現了出來。Foveros每比特傳輸的數據的功率非常低，Foveros技術要處理的是Bump間距減小、密度增大以及芯片堆疊技術。下圖所示是Foveros3D封裝技術示意圖。

首款Foveros3D堆疊設計的主板芯片LakeField，它集成了10nmIceLake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分硬幣大小。雖說Foveros是更為先進的3D封裝技術，但它與EMIB之間并非取代關系，英特爾在后續的制造中會將二者結合起來使用。10．Co-EMIB（Foveros+EMIB）

Co-EMIB是EMIB和Foveros的綜合體，EMIB主要是負責橫向的連結，讓不同內核的芯片像拼圖一樣拼接起來，而Foveros則是縱向堆棧，就好像蓋高樓一樣，每層樓都可以有完全不同的設計，比如說一層為健身房，二層當寫字樓，三層作公寓。將EMIB和Foveros合并起來的封裝技術被稱作Co-EMIB，是可以具有彈性更高的芯片制造方法，可以讓芯片在堆疊的同時繼續橫向拼接。因此，該技術可以將多個3DFoveros芯片通過EMIB拼接在一起，以制造更大的芯片系統。下圖是Co-EMIB技術示意圖。

Co-EMIB封裝技術能提供堪比單片的性能，達成這個技術的關鍵，就是ODI（Omni-DirectionalInterconnect）全向互連技術。ODI具有兩種不同型態，除了打通不同層的電梯型態連接外，也有連通不同立體結構的天橋，以及層之間的夾層，讓不同的芯片組合可以有極高的彈性。ODI封裝技術可以讓芯片既實現水平互連，又可以實現垂直互連。

Co-EMIB通過全新的3D+2D封裝方式，將芯片設計思維也從過去的平面拼圖，變成堆積木。因此，除了量子計算等革命性的全新計算架構外，CO-EMIB可以說是在維持并延續現有計算架構與生態的最佳作法。

11．SoIC

SoIC也稱為TSMC-SoIC，是一項新技術——集成片上系統（System-on-Integrated-Chips），預計在2021年，臺積電的SoIC技術就將進行量產。究竟什么是SoIC？所謂SoIC是一種創新的多芯片堆棧技術，能對10納米以下的制程進行晶圓級的集成。該技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，因此具有有更高的集成密度和更佳的運行性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術形態，從TSMC的描述來看，SoIC就一種WoW晶圓對晶圓或CoW芯片對晶圓的直接鍵合（Bonding）技術，屬于Front-End3D技術（FE3D）,而前面提到的InFO和CoWoS則屬于Back-End3D技術（BE3D）。TSMC和SiemensEDA（Mentor）就SoIC技術進行合作，推出了相關的設計與驗證工具。下圖是3DIC和SoIC集成的比較。

具體的說，SoIC和3DIC的制程有些類似，SoIC的關鍵就在于實現沒有凸點的接合結構，并且其TSV的密度也比傳統的3DIC密度更高，直接通過極微小的TSV來實現多層芯片之間的互聯。如上圖所示是3DIC和SoIC兩者中TSV密度和Bump尺寸的比較?？梢钥闯?，SoIC的TSV密度要遠遠高于3DIC，同時其芯片間的互聯也采用no-Bump的直接鍵合技術，芯片間距更小，集成密度更高，因而其產品也比傳統的3DIC有更高的功能密度。

12．X-Cube

X-Cube（eXtended-Cube）是推出的一項3D集成技術，可以在較小的空間中容納更多的內存，并縮短單元之間的信號距離。X-Cube用于需要高性能和帶寬的工藝，例如5G，人工智能以及可穿戴或移動設備以及需要高計算能力的應用中。X-Cube利用TSV技術將SRAM堆疊在邏輯單元頂部，可以在更小的空間中容納更多的存儲器。從X-Cube技術展示圖可以看到，不同于以往多個芯片2D平行封裝，X-Cube?3D封裝允許多枚芯片堆疊封裝，使得成品芯片結構更加緊湊。芯片之間采用了TSV技術連接，降低功耗的同時提高了傳輸的速率。該技術將會應用于最前沿的5G、AI、AR、HPC、移動芯片以及VR等領域。

X-Cube技術大幅縮短了芯片間的信號傳輸距離，提高數據傳輸速度，降低功耗，并且還可以按客戶需求定制內存帶寬及密度。目前X-Cube技術已經可以支持7nm及5nm工藝，三星將繼續與全球半導體公司合作，將該技術部署在新一代高性能芯片中。

為什么要基于Z軸延伸的先進封裝技術——3D封裝

一、核心結論

1.先進制程受限，先進封裝/Chiplet提升算力，必有取舍。

在技術可獲得的前提下，提升芯片性能，先進制程升級是首選，先進封裝則錦上添花。

2.大功耗、高算力的場景，先進封裝/Chiplet有應用價值。

3.我國先進制程產能儲備極少，先進封裝/Chiplet有助于彌補制程的稀缺性。

先進封裝/Chiplet可以釋放一部分先進制程產能，使之用于更有急迫需求的場景。

二、用面積和堆疊跨越摩爾定律限制

芯片升級的兩個永恒主題：性能、體積/面積。芯片技術的發展，推動著芯片朝著高性能和輕薄化兩個方向提升。而先進制程和先進封裝的進步，均能夠使得芯片向著高性能和輕薄化前進。面對美國的技術封裝，華為難以在全球化的先進制程中分一杯羹，手機、HPC等需要先進制程的芯片供應受到嚴重阻礙，亟需另辟蹊徑。而先進封裝/Chiplet等技術，能夠一定程度彌補先進制程的缺失，用面積和堆疊換取算力和性能。

先進制程受限，先進封裝/Chiplet提升算力，必有取舍

三、何謂先進封裝？

先進封裝是對應于先進圓晶制程而衍生出來的概念，一般指將不同系統集成到同一封裝內以實現更高效系統效率的封裝技術。換言之，只要該封裝技術能夠實現芯片整體性能（包括傳輸速度、運算速度等）的提升，就可以視為是先進封裝。傳統的封裝是將各個芯片單獨封裝好，再將這些單獨的封裝芯片裝配到PCB主板上構成完整的系統，芯片間的信息交換屬于PCB級的互連（interconnect），又稱板級互連；或者將不同的芯片貼裝到同一個封裝基板Substrate上，再完成系統級的封裝，芯片間的通訊屬于Substrate級的互連。這兩種形式的封裝互連技術，芯片間的信息傳輸需要通過PCB或Substrate布線完成。理論上，芯片間的信息傳輸距離越長，信息傳遞越慢，芯片組系統的性能就越低。因此，同一芯片水平下，PCB級互連的整體性能比Substrate級互連的性能弱。

在摩爾定律失效之前，芯片系統性能的提升可以完全依賴于芯片本身制程提升（制程提升使得芯片集成晶體管數量提升）。但隨著摩爾定律失效，芯片制程提升速度大大放緩，芯片系統性能的提升只能通過不斷優化各個芯片間的信息傳輸效率，圓晶Wafer級封裝互連技術的價值凸顯。

Wafer級的封裝互連技術，將不同的SoC集成在TSV（硅通孔技術：Throughsiliconvia）內插板（interposer）上。Interposer本身材料為硅，與SoC的襯底硅片相同，通過TSV技術以及再布線（RDL）技術，實現不同SoC之間的信息交換。換言之，SoC之間的信息傳輸是通過Interposer完成。Interposer再布線采用圓晶光刻工藝，比PCB和Substrate布線更密集，線路距離更短，信息交換更快，因此可以實現芯片組整體性能的提升。圖XX示例為CoWoS封裝（ChiponWaferonSubstrate）,CPU/GPUdie與Memorydie通過interposer實現互連，信息直接通過interposer上的RDL布線傳輸，不經過Substrate或PCB，信息交換快，系統效率高。

從半導體制程進入10nm以來，摩爾定律已經失效，即芯片迭代不再滿足“集成電路芯片上所集成的晶體管數目，每隔18個月就翻一番；微處理器的性能每隔18個月提高一倍，而價格下降一倍”。在后摩爾定律時代，對于“morethanmoore”的延續，先進封裝是業界公認的有效途徑。

四、何謂Chiplet？

Chiplet即小芯片之意，指在晶圓端將原本一顆“大”芯片（Die）拆解成幾個“小”芯片（Die），因單個拆解后的“小”芯片在功能上是不完整的，需通過封裝，重新將各個“小”芯片組合起來，功能上還原原來“大”芯片的功能。Chiplet可以將一顆大芯片拆解設計成幾顆與之有相同制程的小芯片，也可以將其拆解成設計成幾顆擁有不同制程的小芯片。

Chiplet可以提升芯片制造的良率。對于晶圓制造工藝而言，芯片面積（Diesize）越大，工藝的良率越低?？梢岳斫鉃?，每片wafer上都有一定概率的失效點，對于晶圓工藝來說，在同等技術條件下難以降低失效點的數量，如果被制造的芯片，其面積較大，那么失效點落在單個芯片上的概率就越大，因而良率就越低。如果Chiplet的手段，將大芯片拆解分割成幾顆小芯片，單個芯片面積變小，失效點落在單個小芯片上的概率將大大降低。芯片面積Diesize與良率成反比。

五、先進制程和先進封裝，對芯片性能、輕薄化的提升，孰更顯著？

在提升芯片性能方面，先進制程路線是通過縮小單個晶體管特征尺寸，在同等芯片面積(Diesize)水平下，提升晶體管集成度（同等設計框架，芯片性能/算力與晶體管數目正相關）；而先進封裝并不能改變單個晶體管尺寸，只能從系統效率提升的角度，一是讓CPU更靠近Memory，讓“算”更靠近“存”，提升每一次計算的算存效率。二是讓單個芯片封裝內集成更多的元件：信號傳輸速度排序，Wafer>ICsubstrate>PCB，元件在芯片內部的通訊效率比在板級上更高，從系統層面提升芯片性能。

在芯片輕薄化方面，在不犧牲芯片整體性能的前提下，先進制程能夠在算力和晶體管數目不變時，通過縮小單個晶體管特征尺寸，實現芯片面積(Diesize)縮??；而先進封裝，因為封裝對晶體管尺寸無微縮的能力，只能通過更精細的材料、更致密的結構來實現輕薄化。比如，手機AP處理器的封裝多采用FCCSP的封裝形式，其結構包括一個CSP載板，而Fanout（TSMC與APPLE公司合作，APPLE公司的A系列芯片多采用InFO技術封裝，即Fannout）封裝，取消了CSP載板（CSP載板約0.3mm厚度），封裝后的芯片更輕薄，對整機（手機）結構空間余量有重要提升。

在高性能和輕薄化兩個方向上，先進制程可以做到兼顧，而先進封裝則有取舍。比如，APPLE的A系列芯片，從A10升級到A11時，由16nm工藝提升至10nm工藝，芯片面積從125mm2減小至88mm2，而晶體管集成數則由33億顆增加至43億顆；A系列芯片從A13升級到A14時，晶圓工藝從7nm升級到5nm，芯片面積從98mm2減小至88mm2，而晶體管集成數則由85億顆增加至118億顆，做到了性能提升和輕薄化的兼顧。而先進封裝，要做到芯片性能提升，因為封裝對晶體管尺寸微縮沒有效果，提升性能一是增加芯片內部各元件的協作效率，二是往一個系統中堆疊更多的元件（本質上也是提升了系統內的晶體管數據），代價就是系統體積、面積更為龐大，即先進封裝提升性能的代價是犧牲輕薄，實現輕薄的代價是犧牲性能的提升。

在技術可獲得的前提下，提升芯片性能，先進制程升級是首選，先進封裝則錦上添花。通常我們可以見到的是，高性能、大算力的芯片，會考慮上先進封裝（2.5D、CoWoS等），但這些大算力芯片往往也同時采用的先進制程工藝，也就是說，先進封裝/Chiplet應用通常只出現在頂級的旗艦芯片的封裝方案選擇中，并不是一個普適性的大規模應用方案。比如寒武紀的7nmAI訓練芯片思元290，從芯片宣傳圖片可以看出，其可能采用“1+4”架構，即1顆CPU/GPU搭配4顆HBM存儲的Chiplet封裝形式，該芯片也是寒武紀的旗艦芯片產品之一；華為海思昇騰910芯片，采用7nm的先進制程工藝，從宣傳圖可以看出，也是采用了多顆芯片堆疊的CoWoS結構，也系Chiplet的一種形式。這些芯片都是在擁有先進制程的基礎上，為了進一步提升芯片性能，而采用了CoWoS這些2.5D先進封裝技術，說明了先進制程在工藝路線的選擇上是優于先進封裝的，先進制程是升級芯片性能的首選，先進封裝則是錦上添花。

五.大功耗、高算力的場景，先進封裝/Chiplet有應用價值

在先進制程不可獲得的情況下，通過芯片堆疊（先進封轉/Chiplet）和計算架構重構，以維持產品性能。以APPLE的A系列芯片參數為例，A12、A10、A7芯片分別采用7nm、14/16nm（Samsung14nm、TSMC16nm）、28nm制程。A系列的手機AP芯片，通常芯片面積（DieSize）在約100mm2大小。在這100mm2大小的芯片上，A12、A10、A7芯片分別集成了約69億、33億、10億顆晶體管。下面，我們簡單進行算術換算，討論降制程如何維持芯片的算力。如果芯片工藝從7nm降至14nm，A12芯片上7nm工藝集成69億顆晶體管，如果用14nm工藝以試圖達到接近的算力，首先要保證晶體管數目與A12芯片一致，即~70億顆，且在未考慮制程提升對單個晶體管性能有顯著提升的背景下，14nm工藝的芯片需要兩倍于7nm工藝的面積，即~200mm2；如果芯片工藝從7nm降至28nm，參考28nm的A7芯片只集成了10億顆晶體管，如果要達到70億晶體管數目，則需要將芯片面積擴大至~700mm2。芯片面積越大，工藝良率越低，在實際制造中得到的單顆芯片的制造成本就越高，因此，在先進制程不可獲得的背景下，降制程而通過芯片堆疊的方式，的確可以一定程度減少算力劣勢，但是因為堆疊更多芯片，需要更大的IC載板、更多的Chiplet小芯片、更多的封裝材料，也導致因為制程落后帶來的功耗增大、體積/面積增加、成本的增加。因此，比如，通過14nm的兩顆芯片堆疊，去達到同樣晶體管數目的7nm芯片性能；通過多顆28nm的芯片堆疊，去達到14nm芯片性能。此種堆疊方案在HPC（服務器、AI推理）、基站類大芯片領域可能有適用價值，但對于消費電子領域如手機AP芯片和可穿戴芯片，在其應用場景對空間體積有嚴苛約束的條件下，芯片堆疊則較難施展。

六.我國先進制程產能儲備極少，先進封裝/Chiplet有助于彌補制程的稀缺性

尖端科技全球化已死，大陸先進制程的產能極為稀缺、緊缺。按不同晶圓尺寸統計，大陸6英寸晶圓產能已占全球近一半，而12英寸產能僅為全球約10%。按不同制程統計，大陸90nm以上制程占全球約20%，20-90nm制程占全球約10%，20nm以下制程僅占全球約1%。大陸高端制程占比低，產業結構存在明顯短板，未來擴產空間大。高端制程擴產投入大，3nm制程芯片每萬片產能的投資約100億美元，遠高于28nm制程芯片每萬片約7億美元的投資。彌補大陸晶圓產業結構短板，需重點投資高端制程晶圓制造產能，既需要完成技術攻關，又需要大額投資支持，任重而道遠。

先進封裝/Chiplet可以釋放一部分先進制程產能，使之用于更有急迫需求的場景。從上文分析可見，通過降制程和芯片堆疊，在一些沒有功耗限制和體積空間限制、芯片成本不敏感的場景，能夠減少對先進制程的依賴?？梢詫斚掠邢薜南冗M制程產能，以更高的戰略視角，統一做好規劃，應用在更需要先進工藝的應用需求中。

3D先進封裝產業格局

Chiplet：芯片異構在制造層面的效率優化

實際上，Chiplet最初的概念原型出自GordonMoore1965年的論文《Crammingmorecomponentsontointegratedcircuits》；GordonMoore在本文中不僅提出了著名的摩爾定律，同時也指出“用較小的功能構建大型系統更為經濟，這些功能是單獨封裝和相互連接的”。2015年，Marvell周秀文博士在ISSCC會議上提出MoChi（ModularChip，模塊化芯片）概念，為Chiplet的出現埋下伏筆。我們認為，現代信息技術產業的發展不是探索未知的過程，而是需求驅動技術升級，Chiplet技術的出現是產業鏈在生產效率優化需求下的必然選擇。
Chiplet的基礎：異構與高速互聯共同塑造的里程碑
計算機能夠根據一系列指令指示并且自動執行任意算術或邏輯操作串行的設備。日常生活中，我們所使用的任何電子系統都可以看作一個計算機，如：電腦、手機、平板乃至微波爐、遙控器等都包含了計算機系統作為核心控制設備。Chiplet出現離不開兩個大的趨勢：
1）計算機系統的異構、集成程度越來越高
為了便于理解產業界為何一定要選擇Chiplet，本報告從計算機體系結構的角度出發，本報告將首先理清計算機體系結構的一個重要發展思路——異構計算。如同現代經濟系統一樣，現代經濟系統為了追求更高的產出效率，產生了極為龐大且復雜的產業分工體系，計算機系統的再分工就是異構計算。GPU、DPU的出現就是為了彌補CPU在圖形計算、數據處理等方面的不足，讓CPU能夠專注于邏輯的判斷與執行，這就是計算機系統（System）。精細化的分工也使得整個體系變得龐大，小型計算設備中只能將不同的芯片集成到一顆芯片上，組成了SoC（SystemonChip）。

伴隨著計算機在人類現代生活中承擔越來越多的處理工作，計算機體系結構的異構趨勢會愈發明顯，需要的芯片面積也會越來越大，同時也需要如電源管理IC等芯片與邏輯芯片異質集成，而SoC作為一顆單獨的芯片，其面積和加工方式卻是受限的，所以SoC并不是異構的終極解決方案。
2）芯片間的數據通路帶寬、延遲問題得到了產業界的解決
芯片的工作是執行指令，處理數據，芯片間的互聯需要巨大的帶寬和超低的延時。既然單顆芯片的面積不能無限增加，將一顆芯片拆解為多顆芯片，分開制造再封裝到一起是一個很自然的想法。芯片間的互聯需要構建強大的數據通路，即超高的頻率、超大的帶寬、超低的延時，以臺積電CoWoS技術為代表的先進封裝技術也使之得到了解決。
2022年3月，Apple發布了M1Ultra芯片，其采用了UltraFusion封裝架構，通過兩枚M1Max晶粒的內部互連。架構上，M1Ultra采用了20核中央處理器，由16個高性能核心和4個高能效核心組成。與市面上功耗范圍相近的16核CPU芯片相比，M1Ultra的性能高出90%。兩顆M1Max的高速互聯是蘋果芯片實現領先的關鍵，蘋果的UltraFusion架構利用硅中介層來連接多枚芯片，可同時傳輸超過10,000個信號，從而實現高達2.5TB/s低延遲處理器互聯帶寬。AMD為緩解“存儲墻”問題，在其Zen3架構的銳龍75800X3D臺式處理器率先采用3D堆疊L3高速緩存，使CPU可訪問高達96MBL3級高速緩存，大幅提升芯片運算效率。
3）異構集成+高速互聯塑造了Chiplet這一芯片屆的里程碑
綜上，Chiplet本身并非技術突破，而是多項技術迭代進步所共同塑造的里程碑，芯片龍頭企業仍擁有話語權；因此，Chiplet技術短期內并不會給行業帶來太多直接的影響和變化，但長期來看必將改變全球集成電路行業生態。同時，由于Chiplet在設計、制造、封裝等多個環節具備成熟的技術支撐，其推進也將十分迅速。
Chiplet的需求：設計、生產環節的效率優化
技術服務于需求，Chiplet的出現，緩解了算力對晶體管數量的依賴與晶圓制造端瓶頸的矛盾。如前文所言，導致Chiplet技術出現的需求決定了它對行業產生的影響大小。隨著現代數據處理任務對算力需求的不斷提高，本質上，算力提升的核心是晶體管數量的增加。作為Intel的創始人之一，GordonMoore在最初的模型中就指明，無論是從技術的角度還是成本的角度來看，單一芯片上的晶體管數量不能無限增加；因此，業內在致力于提升晶體管密度的同時，也在嘗試其他軟硬件方式來提高芯片運行效率，如：異構計算、分布式運算等等。

Chiplet是異構計算的延申，主要解決了芯片制造層面的效率問題。隨著制程縮進，芯片制造方面出現了兩個大的瓶頸：1）28nm以后，高制程芯片的晶體管性價比不再提升；2）芯片設計費用大幅增長，先進制程芯片設計的沉沒成本高到不可接受。
關于Chiplet如何提高設計、生產環節的效率，以及對EDA、IC設計等行業的影響，我們在此前的報告《Chiplet技術:成長新至,換道前行》中進行了深入的探討：（1）基于小芯片的面積優勢，Chiplet可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低成本；（2）基于芯片組成的靈活性，將SoC進行Chiplet化之后，不同的核心/芯粒可以選擇合適的工藝制程分開制造，然后再通過先進封裝技術進行封裝，不需要全部都采用先進的制程在一塊晶圓上進行一體化制造，這樣可以極大的降低芯片的制造成本；（3）基于小芯片IP的復用性和已驗證特性，將大規模的SoC按照不同的功能模塊分解為模塊化的芯粒，減少重復的設計和驗證環節，可以降低設計的復雜度和設計成本，提高產品迭代速度。
Chiplet的封裝：核心是實現高速互聯
Chiplet封裝領域，目前呈現出百花齊放的局面。Chiplet的核心是實現芯片間的高速互聯，同時兼顧多芯片互聯后的重新布線。因此，UCIE聯盟在具體的封裝方式上未對成員做出嚴格限制，根據UCIE聯盟發布的Chiplet白皮書，UCIE聯盟支持了市面上主流的四種封裝方式，分別為：1）標準封裝：將芯片間的金屬連線埋入封裝基板中。2）利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：IntelEMIB方案。3）使用硅中介層（SiInterposer）連接芯片并進行重新布線，再將硅中介層封裝到基板上，如：臺積電CoWoS方案。4）使用扇出型中介層進行重布線，僅在芯片連接處使用硅橋連接，如：日月光FOCoSB方案。
目前而言，臺積電憑借其在晶圓代工領域的優勢，其CoWoS技術平臺已服務多家客戶，也迭代了多個批次，初具雛形：臺積電CoWoS平臺的核心在于硅中介層，其生產主要通過在硅片上刻蝕TSV通孔實現，技術難點主要實現高深寬比的通孔和高密度引腳的對齊。Die與Interposer生產好之后，交由封裝廠進行封裝。我們認為，Chiplet在封裝層面的技術核心是作為芯片間的互聯，其能夠實現的芯片間數據傳輸速度、延遲是技術競爭力的關鍵，同時方案的穩定性、普適性也將深刻影響其長期的發展空間。

全球格局：兩大陣營，群雄逐鹿

實現Chiplet所依靠的先進封裝技術在產業鏈內仍然未實現統一，主要分為晶圓廠陣營和封裝廠陣營：晶圓廠陣營以硅片加工實現互聯為主，可提供更高速的連接和更好的拓展性；封裝廠陣營則努力減少硅片加工需求，提出更有廉價、更有性價比的方案。

臺積電：整合3DFabric平臺，實現豐富拓撲結構組合
在2.5D和3D先進封裝技術方面，臺積電已將2.5D和3D先進封裝相關技術整合為“3DFabric”平臺，由客戶自由選配，前段技術包含3D的整合芯片系統（SoICInFO3D），后段組裝測試相關技術包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

臺積電更先進的垂直芯片堆疊3D拓撲封裝系列被稱為“系統級集成芯片”（SoIC），利用芯片之間的直接銅鍵合，具有更小間距。
三星：3DIC封裝方案強化Chiplet代工產業布局
2020年8月，三星公布了XCube3D封裝技術（全稱為extendedcube，意為拓展立方體）。在芯片互連方面，使用了成熟的硅通孔TSV工藝。目前XCube已經能把SRAM芯片堆疊在三星生產的7nmEUV工藝的邏輯芯片上，這樣可以更易于擴展SRAM的容量，同時也縮短了信號連接距離，以提升數據傳輸的速度和提高能效。此后發布I-Cube將一個或多個邏輯die和多個HBMdie水平放置在硅中介層，進行異構集成。
日月光：FOCoS方案力爭減硅，降低成本
日月光的FOCoS提供了一種用于實現小芯片集成的硅橋技術，稱為FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內互連，例如圖形計算芯片(GPU)和高帶寬內存(HBM)。硅橋嵌入在扇出RDL層中，是一種可以不使用硅中介層的2.5D封裝方案。FOCoS的硅橋在封裝中提供超細間距互連，可以解決系統中的內存帶寬瓶頸挑戰。與使用硅中介層的2.5D封裝相比，FOCoS-B的優勢在于只需要將兩個小芯片連接在一起的區域使用硅片，可大幅降低成本。
Amkor：深度布局TSV-less工藝
Amkor方面，公司2015年推出SLIM及SWIFT解決方案；且持續進行技術布局，具備2.5D/3DTSV封裝能力。
TSV-less工藝可被用于建立先進3D結構。SLIM及SWIFT方案均采用TSV-less工藝，簡化了2.5DTSV硅中介層運用時PECVD及CMP工序。以SWIFT（SiliconWaferIntegratedFan-OutTechnology）方案為例，方案采用RDLfirst技術，RDL線寬線距能力≤2um，μbumppitch40um，SWIFT封裝可實現多芯片集成的3DPOP封裝以及無需TSV（TSV-Less）具有成本優勢的HDFO高密度扇出型封裝，適用于高性能CPU/GPU，FPGA，MobileAP以及MobileBB等。3DSWIFT的獨特特性要部分歸功于與此項創新晶圓級封裝技術相關的小間距功能。它使應用積極主動的設計規則成為現實，有別于傳統的WLFO和基于層壓板的封裝，且能夠被用于建立先進的3D結構，以應對新興移動和網絡應用中日益高漲的IC集成需求。

長電科技：國內封裝龍頭，TSV-less路線引領

長電科技聚焦關鍵應用領域，在5G通信類、高性能計算、消費類、汽車和工業等重要領域擁有行業領先的半導體先進封裝技術（如SiP、WL-CSP、FC、eWLB、PiP、PoP及XDFOI系列等）以及混合信號/射頻集成電路測試和資源優勢，并實現規模量產，能夠為市場和客戶提供量身定制的技術解決方案。
XDFOI方案：TSV-less路線實現高性價比Chiplet封裝
面向Chiplet異構集成應用推出XDFOI封裝解決方案，涵蓋2D/2.5D/3D集成技術。在2.5/3D集成技術領域，長電科技積極推動傳統封裝技術的突破，率先在晶圓級封裝、倒裝芯片互連、TSV等領域中采用多種創新集成技術，以開發差異化的解決方案。公司于2021年7月推出了XDFOI全系列極高密度扇出型封裝解決方案，該技術是一種面向Chiplet應用的極高密度、多扇出型封裝高密度異構集成解決方案，包括2D/2.5D/3D集成技術，能夠為客戶提供從常規密度到極高密度，從極小尺寸到極大尺寸的一站式服務。
XDFOI方案預計于2022H2實現量產，相比2.5DTSV，XDFOI具備更高性能、更高可靠性以及更低成本等特性。XDFOI為一種以2.5DTSV-less為基本技術平臺的封裝技術，在設計上，該技術可實現3-4層高密度的走線，其線寬/線距最小可達2μm，可實現多層布線層，另外，采用了極窄節距凸塊互聯技術，封裝尺寸大，可集成多顆芯片、高帶寬內存和無源器件。長電科技已完成超高密度布線并開始客戶樣品流程，預計2022H2量產，重點應用領域為高性能運算如FPGA、CPU/GPU、AI、5G、自動駕駛、智能醫療等。長電科技的無硅通孔扇出型晶圓級高密度封裝技術，可在硅中介層（SiInterposer）中使用堆疊通孔技術（StackedVIA）替代TSV技術。該技術可以實現多層RDL再布線層，2×2um的線寬間距，40um極窄凸塊互聯，以及多層芯片疊加。

此外，XDFOI技術所運用的極窄節距凸塊互聯技術，還能夠實現44mm×44mm的封裝尺寸，并支持在其內部集成多顆芯片、高帶寬內存和無源器件。這些優勢可為芯片異構集成提供高性價比、高集成度、高密度互聯和高可靠性的解決方案。
先進封測技術涵蓋4nm制程，突破國內頂尖封裝工藝節點。長電科技2022年7月公告在進封測技術領域取得新的突破，實現4nm工藝制程手機芯片的封裝，以及CPU、GPU和射頻芯片的集成封裝。4nm芯片作為先進硅節點技術，也是導入Chiplet封裝的一部分，作為集成電路領域的頂尖科技產品之一，可被應用于智能手機、5G通信、人工智能、自動駕駛，以及包括GPU、CPU、FPGA、ASIC等產品在內的高性能計算領域。

通富微電：綁定AMD，晶圓級封裝助力Chiplet
針對Chiplet，通富微電提供晶圓級及基板級封裝兩種解決方案，其中晶圓級TSV技術是Chiplet技術路徑的一個重要部分。WLP晶圓級封裝大部分工藝是對晶圓進行整體封裝，封裝完成后再進行切割分片。晶圓級封裝是通過芯片間共享基板的形式，將多個裸片封裝在一起，主要用于高性能大芯片的封裝，利用次微米級硅中介層以TSV技術將多個芯片整合于單一封裝中，能夠顯著降低材料成本，利用無載片技術，在芯片到晶圓鍵合與縫隙填充之后，整個晶圓由于背側硅穿孔露出而進行覆蓋成型與翻轉，并直接由環氧模型樹脂維持。

3D先進封裝技術大戰還在繼續

與傳統封裝相比，先進封裝不僅能突破先進制程所不能達到的性能，還可以在技術路線上實現多樣化、靈活性和創新，使得晶圓代工廠、IDM、OSAT創造融合出各具商標代號的先進封裝解決技術與平臺。

中國大陸的三大封裝廠在近兩年先后推出了業界為之一傲的先進封裝技術與平臺。長電科技推出全系列極高密度扇出型封裝解決方案——XDFOI，通富推出融合了2.5D、3D、MCM-Chiplet等技術的先進封裝平臺——VISionS；華天推出了由TSV、eSiFo、3DSiP構成的最新先進封裝技術平臺——3DMatrix。

先進封裝技術實例圖源：CSPT2022

另一頭，日月光將其六大核心封裝技術整合為VIPack先進封裝平臺，提供垂直互連整合封裝解決方案；臺積電推出CoWoS作為高端先進封裝平臺，涉及SiInterposer進行異構集成，開發了InFO、SoIC、3DSoW等一系列系統集成技術；Intel相繼開發了EMIB、Foveros、Co-EMIB架構，其先進的3DIC為HPC和5G生態提供解決方案，繼而推出了基于小芯片的架構方法…各大廠先進封裝技術之爭從未平息，爭先搶占新興和未來應用市場，諸神之戰烽火狼煙。

封裝與互聯方式的演變歷程圖源：CSPT2022

XDFOI

XDFOI是長電科技2021年7月推出全系列極高密度扇出型封裝解決方案，以2.5D無TSV為基本技術平臺，具備成本優勢，可以實現2D/2.5D/3D集成方案。該封裝解決方案是新型無硅通孔晶圓級極高密度封裝技術，相較于2.5D硅通孔(TSV)封裝技術，具備更高性能、更高可靠性以及更低成本等特性。該解決方案在線寬或線距可達到2um的同時，可實現多層布線層，另外，采用了極窄節距凸塊互聯技術，封裝尺寸大，可集成多顆芯片、高帶寬內存和無源器件。

XDFOI主要集中于對集成度和算力有較高要求的FPGA、CPU、GPU、AI和5G網絡芯片等應用產品提供小芯片（Chiplet）和異質封裝（HiP）的系統封裝解決方案。

XDFOI2.5D技術特征圖源：長電科技

VISionS

通富微電在CSPT2021中國半導體封裝測試技術與市場年會上，介紹了其代號為VISionS的先進封裝平臺，融合了2.5D、3D、MCM-Chiplet等先進封裝技術。一方面基于HPC應用，將同構與異構的Chiplet、FOPos、MCM從不同角度進行先進封裝得到最佳的計算性能；另一方面，發揮SiP產品特色，在雙面上進行高密度集成?；赟iP技術，融合waferleve、2.5D為客戶提供最佳性能產品。另加上在DramFlash、UFEHBM等存儲方向布局，以適應新一代高頻、高速、大容量存儲芯片的需求。

圖源：CSPT2021

3DMatrix

2022年11月15日，華天科技在CSPT2022中國半導體封裝測試技術與市場年會上，介紹了其最新的3DMatrix。該平臺由TSV、eSiFo（Fan-out）、3DSIP三大封裝技術構成。TSV技術，主要應用于影像傳感器的封裝，主要結構就是MVP、MVPPlus和直孔的工藝，目前主要推的就是直孔的工藝；eSiFo或Fan-out是華天獨有的硅基扇封裝，有多芯片封裝、超大尺寸的eSiFO，還有超薄的eSiFO，還有高密度Fan-out;3DSiP，基于eSiFO結合TSV技術，開發了eSinC技術，基于eSinC有不同的實現SiP的結構，或者是POP的形式實現SiP。

3DMatrix平臺圖源：華天科技

CoWoSCoWoS（ChipOnWaferOnSubstrat，晶圓基底封裝）是一種2.5D整合生成的晶圓級封裝技術，即直接在硅晶圓上完成封裝。先將芯片通過ChiponWafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。主要用在人工智能、網絡和高性能計算。

強化版CoWoS圖源：臺積電/博通2012年，臺積電開始量產CoWoS，可以把多顆芯片封裝到一起，平面上的裸芯片通過一種SiliconInterposer互聯，達到了封裝體積小，功耗低，引腳少的效果，并被英偉達GP100、谷歌AlphaGo和日本“富岳”超算等采用，進而拉掀起世界人工智能熱潮。2021年，臺積電量產第五代CoWoS。第五代CoWoS先進封裝技術晶體管數量是第三代20倍，同時增加3倍中介層面積，而且使用全新TSV解決方案以及更厚的銅連接線。而第6代CoWoS封裝工藝，或將集成更多的小芯片和DRAM內存，預計可以在同一封裝內容納兩個計算芯片和八個或以上的HBM3DRAM芯片，可能會在2023年推出。

CoWoS封裝技術路線圖圖源：臺積電CoWoS可以分為CoWoS-S、CoWoS-R和CoWoS-L三種。臺積電稱，CoWoS-S可以為高性能計算應用提供最佳的性能和最高的晶體管密度；CoWoS-R則更強調小芯片間的互連，利用RDL（重新布線層）實現最小4μm的布線；CoWoS-L則是最新的CoWoS技術，結合了CoWoS-S和InFO兩種技術的優點，使用RDL與LSI（本地硅互連）進行互連，具有最靈活的集成性。CoWoS制程研發到量產已有將近10年時間，已是最廣泛的2.5D封裝技術，具有非常高的產量。已經獲得NVIDIA、AMD、Google、XilinX、NEC、Habana、華為海思等高端芯片廠商的支持。包括大部分創企的AI訓練芯片都是應用了CoWoS技術。預計未來，AI處理器、機器學習處理器、高性能計算機或都有CoWoS的陰影。
InFO

InFO（InteratedFan-out），集成扇出型封裝，臺積電于2017年開發出來的FOWLP先進封裝技術，是將CoWos結構盡量簡化，最后出來一個無須硅中介層的精簡設計，可以直接連接芯片與芯片，減少厚度，降低成本，高性價比，可應用于射頻和無線芯片的封裝，處理器和基帶芯片封裝，圖形處理器和網絡芯片的封裝。在晶圓代工大廠中，僅臺積電擁有集成扇出型封裝（InFO）。

InFO_PoP和InFO_oS封裝技術示意圖圖源：臺積電

臺積電對CoWoS技術做了簡化，降低了成本，設計出了InFo封裝技術，滿足了移動通訊市場高性價比的需求。InFO分為InFO_PoP和InFO_oS，前者是行業中首款3D晶圓級扇出封裝，可應用在移動手機的AP和DRAM上；后者具有更高密度的RDL，可集成多個用于5G網絡的邏輯芯片。

蘋果處理器早年一直是三星來生產，但臺積電拿下iPhone7訂單開始，一直通吃到現在各iPhone，就在于全新封裝技術InFO，能夠使芯片與芯片之間直接互連，減少厚度，騰出寶貴的空間給電池或其他零件使用。以后其他品牌的手機也會開始普遍使用這個技術，改變了晶圓級封裝的市場格局。

SoIC

SoIC（System-on-Integrated-Chips），也稱TSMC-SoIC，是臺積電于2019年推出了集成芯片系統（SoIC）技術。是業界第一個高密度3D小芯片(chiplet)堆棧技術，可將不同尺寸、功能、節點的晶粒進行異質整合。

SoIC技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，因此具有更高的bump密度和速度和更佳的運行性能，同時消耗更少的電能。將多個dice直接堆疊到一起。因此SoIC復雜度，遠超以往的硅中介層或芯片堆疊工藝?？梢灾苯油高^極微小的孔隙來溝通多層的芯片。它比同等的DIP封裝減少約30-50%的空間，厚度方面減少約70%。這意味著在10納米以下的制程，芯片能在接近相同的體積里，增加雙倍以上的性能。

SoIC封裝來源：臺積電

作為一種顛覆式創新的多芯片堆疊技適應了5G、人工智能、高效能運算（HPC）等新應用。英偉達正加緊與臺積電在高端芯片上的合作。正考慮HPC芯片采用臺積電的SoIC技術。

臺積電2022年開始SoIC晶片堆疊制造，并計劃在2026年將產能擴大到20倍以上。目前，臺積電正擴大在竹南的bumping制程、測試和后端3D先進封裝服務產能。

GraphcoreIPU芯片中的封裝示意圖圖源：IEEE

SoIC-WoW是基于SoIC升級的封裝技術，就是SoIC-WoW（waferonwafer）類似于3DNAND閃存多層堆疊那樣，將兩層裸片以鏡像方式垂直堆疊起來，以更先進的封裝技術提升芯片性能。

2022年3月，英國AI公司Graphcore的推出全球第一款3D封裝的處理器BowIPU，采用了臺積電SoIC-WoW技術，需要指出的是，這是一種用于硅晶圓的3D堆疊形式，使得單個封裝芯片中的晶體管數突破了600億個大關。

3DFabric

而為了滿足當前系統效能、縮小面積以及整合不同功能的需求，臺積電將SoIC(系統整合芯片)、InFO(整合型扇出封裝技術)、CoWoS(基板上晶圓上芯片封裝)等先進封裝與芯片堆棧技術，整合為3DIC技術平臺——3DFabric，可讓客戶自由選配。

3DFabric技術平臺圖源：臺積電

組裝測試相關技術包含整合型扇出InFO及CoWoS系列產品。CoWoS針對高端市場，連線數量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數量也比較少。SOIC主要應用在HPC，因為它非常適合HPC的高速和節能，但對于移動應用，SOIC依賴于廉價的架構，互連密度要求和一些其他要求，臺積電將有其他解決方案來解決這部分需求。更重要的是，SoIC和CoWoS/InFO可以共用，基于SoIC的CoWoS或InFO封裝將會帶來更小的芯片尺寸，實現多個小芯片集成。

目前在竹南已擁有首座3DFabric的全自動化工廠，將先進測試、SoIC和InFO/CoWoS運作整合在一起，并在2023年開始3DFabric的全面運作。

作為晶圓制造龍頭，臺積電也是最早開始布局先進封裝的上游廠商之一。如今持續引領代工廠的先進封裝。

I-Cube2018年，三星發布了I-Cube2，(InterposerCub2）可以集成一個邏輯裸片和兩個HBM裸片的技術。2020年，三星推出新一代2.5D封裝技術是I-Cube4。它是使用硅中介層的方法，將多個芯片排列封裝在一個芯片上的新一代封裝技術。I-Cube4包含四個HBM和一個邏輯芯片，是I-Cube2的進一步升級。

I-Cube4封裝構成圖源：三星

硅中介層（Interposer）指的是在飛速運行的高性能芯片和低速運行的PCB板之間，插入的微電路板。硅中介層和放在它上面的邏輯芯片、HBM通過硅通孔（TSV,ThroughSiliconVia）微電極連接，可大幅提高芯片的性能，還能減小實裝面積。三星指出，隨著高性能應用的爆炸式增長，必須提供具有異構集成技術的整體代工解決方案，以提高芯片的整體性能和電源效率。憑借I-Cube2的生產經驗以及I-Cube4的商業競爭力，三星還將開發配置了6個和8個HBM芯片的新技術。重點部署在高性能計算領域。
X-Cube

X-Cube，eXtended-Cube，意為拓展的立方體。2020年，三星基于硅直通（TSV）技術開發，可以將包括SRAM在內的不同芯片垂直堆疊，從而釋放空間堆疊更多內存芯片。X-Cube技術最早用于自家的7nm及5nm工藝，可以將SRAM與邏輯部分分離，更易于擴展SRAM的容量。另外，3D封裝縮短了裸片之間的信號距離，能夠提升數據傳輸速度并提高能效。有助于滿足最前沿的5G、AI、AR、HPC、移動芯片以及VR等領域的嚴格性能要求。

X-Cube測試芯片封裝與架構圖源：三星

R-Cube

R-Cube是三星的低成本2.5D封裝方案，采用高密度的RDL技術，較I-Cube具有更快的周轉時間和更好的信號/電源完整性，設計靈活性較好。

H-Cube

H-Cube（HybridSubstrateCube，混合基板封裝），2021年，由三星電機與Amkor共同開發的全新2.5D封裝解決方案，適用于需要集成大量硅片的高性能芯片。

H-Cube通過整合兩種具有不同特點的基板：精細化的ABF（AjinomotoBuild-upFilm，味之素堆積膜）基板，以及HDI（HighDensityInterconnection，高密度互連）基板，可以進一步實現更大的2.5D封裝。H-Cube專用于需要高性能和大面積封裝技術的高性能計算（HPC）、人工智能（AI）、數據中心和網絡產品等領域。

H-Cube封裝解決方案圖源：三星

三星憑借I－Cube、X－Cube、R－Cube和H－Cube四套封裝方案方案，通過擴大和豐富代工生態系統，為突破客戶挑戰提供豐富的封裝解決方案。三星客戶既可以選擇三星電子晶圓代工部門的封裝產品或安靠等封測合作伙伴產品；也可以移交COT（客戶擁有的工具）、COPD（客戶擁有的物理設計）模型獲得。

2022年3月，三星電子在DS（半導體事業暨裝置解決方案）事業部內新設立了測試與封裝（TP）中心，意圖與臺積電在先進封裝領域進行競爭。6月中旬，三星電子成立半導體封裝業務特別小組，7月份又爆出這一特別小組，成員來自設備解決方案部門的多個領域，包括封測業務方面的工程師、半導體研發中心的研發人員、存儲和晶圓代工業務領域的高管，三星這一特別小組，有望推出先進的封裝解決方案，加強與客戶的合作。

已率先量產3nm制程工藝，計劃在未來5年向半導體、生物制藥等領域投資超過3600億美元的三星電子，正在大力發展半導體封裝業務，以幫助公司在半導體測試和封裝領域日益激烈的競爭獲勝。

3DV-Cache3

2021年6月，芯片巨頭AMD發布了發布3DChiplet先進封裝技術——3DV-Cache。該產品使用臺積電的3DFabric先進封裝技術，相較于2D芯片堆疊技術，3DV-Cache技術可將芯片內互連密度提升超過200倍。3DV-Cache使用了一種新穎的混合鍵合技術，融合了額外的64MB7nmSRAM緩存垂直堆疊在Ryzen計算小芯片的頂部，使每個Ryzen芯片的L3緩存數量增加三倍。

圖源：AMD

3DFabric是面向服務器和臺式機應用的創新3D堆疊技術，使處理器實現了15%的性能提升，而先前每一代半導體工藝節點的提升對于芯片性能的提升也在15%左右。2022年，AMD宣布全面推出世界首款采用3D芯片堆疊的數據中心CPU，即采用AMD3DV-Cache技術。

AMD的3DV-Cache標志著該公司首次涉足3D封裝，將繼續引領先進封裝技術發展。

EMIB

EMIB，EmbeddedMulti-DieInterconnectBridge，即嵌入式多芯片互連橋接，該封裝技術是由英特爾2018年開發的，EMIB是獨立顯卡和高寬度內存之間的智慧信息橋，將這些組件緊密聯合在一個封裝中，也就是可以促進多個裸片封裝之間的高速通信。提供每平方毫米達到500個I/O的密度，成本更低，實現包括CPU、圖形卡、內存、IO及其它多個芯片間的通信。

EMIB封裝圖源：英特爾

英特爾EMIB技術是在2.5D封裝領域的布局，因為三星和臺積電先進封裝的地位與日俱增。類比臺積電Info封裝，在功能以及設計訴求上大同小異。將不同工藝、不同架構的芯片封裝在一起，靈活搭配降低成本，讓那些無需頂級工藝的產品依然采用最高性價比的方案。

在EMIB正式披露后不久，FPGA龍頭Altera推出了行業中第一款異構系統級封裝芯片，這顆芯片利用英特爾的EMIB技術，實現了DRAM與FPGA的互連問題，初步向外界展示了英特爾先進封裝的性能。

自2017年至今，英特爾的EMIB產品一直在出貨且不斷迭代。已經公開的EMIB已經大量生產，比如說KabyLake以及Stratix10FPGA都是基于該封裝技術的產品。

Foveros

Foveros被稱作3DFacetoFaceChipStackforheterogeneousintegration，三維面對面異構集成芯片堆疊技術，是英特爾2018年12月推出的全新3D封裝技術。

Foveros最顯著的特點是多IP組合靈活（異構），并且占用面積小、功耗低，特別是結合上英特爾10nm制程，摩爾定律從晶體管密度（2D）到空間布局（3D）兩個維度得到延續。不同于以往單純連接邏輯芯片、存儲芯片，Foveros創新性地把不同邏輯芯片堆疊、連接在了一起，可以“混搭”不同工藝、架構、用途的技術IP模塊、各種內存和I/O單元，其中I/O、SRAM緩存、傳輸總線整合在基礎晶圓中，高性能邏輯單元則堆疊在頂部。

Foveros封裝圖源：英特爾

EMIB與Foveros的區別在于前者是2D封裝技術，而后者則是3D堆疊封裝技術，與2D的EMIB封裝方式相比，Foveros更適用于小尺寸產品或對內存帶寬要求更高的產品。雖說Foveros是更為先進的3D封裝技術，但它與EMIB之間并非取代關系，英特爾在后續的制造中會將二者結合起來使用。

Co-EMIB

Co-EMIB技術：利用高密度的互連技術，將EMIB(嵌入式多芯片互連橋接)2D封裝和Foveros3D封裝技術結合在一起，

Co-EMIB技術是英特爾2019年7月推出的，實際上EMIB和Foveros兩項技術的創新組合，基于高密度的互連技術，可以將多個3DFoveros芯片通過EMIB互連在一起，制造更大規模的芯片，最終實現高帶寬、低功耗，以及相當有競爭力的I/O密度，也能實現不同芯片、模塊更靈活的組合，基本達到SoC的性能，為芯片封裝帶來絕佳的靈活性。

圖源：英特爾

ODI

ODI，全稱為Omni-DirectionalInterconnect，全向互連為封裝中小芯片之間的通信提供了更大的靈活性。頂層芯片可以和其他小芯片水平通信，類似于EMIB。它還可以與下方基底芯片中的硅通孔(tsv)垂直通信，類似于Foveros。并且ODI利用大的垂直通孔來允許功率從封裝襯底直接傳輸到頂部管芯。大過孔比傳統tsv大得多，具有更低的電阻，提供更強大的功率傳輸，同時通過堆疊實現更高的帶寬和更低的延遲。同時，這種方法減少了基礎芯片中所需的TSV數量，為有源晶體管釋放了更多的面積，并優化了芯片尺寸。

全方位互連技術ODI圖源：英特爾

MDIO

MDIO全稱為Multi-DieIO，也就是多裸片輸入輸出，簡單地說，MDIO是一種性能更好的芯片到芯片之間的接口(引腳)技術。相對于之前英特爾所使用的AIB(高級接口總線)技術，MDIO能夠在更小的連接面積內實現更高的數據帶寬。這樣，即便是使用ODI技術中更細的針腳也能夠滿足芯片之間數據帶寬的需求

MDIO封裝產品在2020年推出，相比基于第一代AIB技術的新品，帶寬、密度、電壓、能效各方面指標都有了極大的提升，其中針腳可達5.4Gbps。臺積電也曾宣布類似的封裝技術LIPNCON。

HybridBonding

2020，Intel又宣布了全新的HybridBonding（混合鍵合、混合結合）技術，可取代當今大多數封裝技術中使用的"熱壓結合"(thermocompressionbonding)。

圖源：英特爾

HybridBonding可以把凸點間距降到10微米以下，帶來更高的互連密度、帶寬和更低的功率。這些封裝技術還可以相互疊加，疊加后能夠帶來更大的擴展性和靈活性。

在先進封裝領域，英特爾依舊是全球技術創新的領導者，創造性地推出了EMIB、Foveros、Co-EMIB、ODI等先進封裝互聯技術，繼續驅動著技術不斷向前！

SWIFT2016年，安靠推出新硅片集成扇出技術SWIFT，并與2017年量產。憑借其精細的光刻技術和薄膜電介質，SWIFT彌合了硅通孔(TSV)和傳統晶圓級扇出(WLFO)封裝之間的差距。與基于層壓板的基板技術相比，SWIFT在外形尺寸、信號完整性、功率分配和熱性能方面都有顯著改進。適用于高性能CPU/GPU，FPGA，MobileAP以及MobileBB等。3DSWIFT的獨特特性要部分歸功于與此項創新晶圓級封裝技術相關的小間距功能。它使應用積極主動的設計規則成為現實，有別于傳統的WLFO和基于層壓板的封裝，且能夠被用于建立先進的3D結構，以應對新興移動和網絡應用中日益高漲的IC集成需求。

HDFO封裝互連芯片圖源：安靠

基于Amkor的硅晶圓集成扇出式技術SWIFT，安靠又開發出HDFO高密度扇出封裝，類似CoW，但采用的是沒有TSV結構的晶圓級封裝，是下一代的異構芯片封裝的發展方向。

SLIM/SWIFT解決方案圖源：Amkor與SWIFT方案相輔相成的還有，具備2.5D封裝能力的SLIM，采用TSV-less工藝，簡化了2.5DTSV硅中介層運用時PECVD及CMP工序。還與三星電機和安靠合作開發了2.5D封裝解決方案“H-Cube”，在縮小半導體尺寸的同時，將多個新一代存儲芯片(HBMs)整合在一起，實現了效率最大化。
CSP

Amkor的倒裝芯片CSP(fcCSP)封裝是采用CSP封裝格式的倒裝芯片解決方案。此封裝結構搭配安靠的各種可用的銅柱、無鉛焊料、共晶，在面陣中實現倒裝芯片互連技術，同時取代外圍凸塊布局中的標準焊線互連。

對于性能和外觀規格都至關重要的應用來說，fcCSP封裝是非常具有吸引力的選項。例如，高性能移動設備（包括5G）、適用于汽車的信息娛樂和ADAS，以及人工智能等。除此以外，低電感和布線密度的增加實現了高頻信號電氣通路的優化，使fcCSP適用于基帶、RF和基板內天線應用。

但是FCCSP封裝技術并非安靠一家獨有，日月光、通富微電、長電科技等頂級OSAT以及三星、SK海力士、美光等內存供應商都是這技術領域的有利競爭者。因為它們提供像WLCSP一樣的低成本和可靠的解決方案，而不會產生更高的扇出型封裝成本。

不同類型的fcCSP圖源：長電

全球最大封測廠日月光的六大封測技術。

FOPoP

FOPoP封裝技術基于RDL，它將扇出底部封裝與安裝在頂部的標準封裝相結合，并利用小間距電鍍銅柱進行貫穿模制的垂直互連。底部封裝有兩個RDL(頂部和底部布線層),由銅柱連接，銅柱由晶圓級扇出技術形成，可實現更薄、更精細的電氣走線。

堆疊扇出封裝(FOPoP)圖源：ASE

FOPoP的部分截面圖圖源：ASE

與傳統的基于插入物的PoP相比，FOPOP具有更薄的外形和更好的電氣和熱性能，因為底部封裝消除了對插入物的需要。便于存儲器件和邏輯器件的3D集成；減小系統尺寸，節省電路板空間；提升存儲器架構靈活性；縮短信號路徑；且與當前的組裝技術兼容；開發周期時間和成本也可以減少，因為頂部和底部封裝可以從資格、產量、來源、采購時間和物流處理的角度相互分離。

FOPOP已經成為物聯網(IoT)、移動電話、可穿戴電子應用中邏輯器件(例如基帶和具有高性能存儲器(例如高帶寬存儲器(HBM))的應用處理器)的有前途的3D集成解決方案。

FOCosFOCoS是一個扇出封裝倒裝芯片安裝在高引腳數球柵陣列(BGA)基板上。扇出封裝具有再分布層(RDL),允許在多個芯片之間構建更短的管芯到管芯(D2D)互連。扇出封裝被視為單個管芯，然后被倒裝到BGA基板上。

圖源：ASE

FOCos-B日月光基于FOCoS提供了一種用于實現小芯片集成的硅橋技術，稱為FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內互連，例如圖形計算芯片(GPU)和高帶寬內存(HBM)。硅橋嵌入在扇出RDL層中。FOCoS的硅橋在封裝中提供超細間距互連，可以解決系統中的內存帶寬瓶頸挑戰。與使用硅中介層的2.5D封裝相比，FOCoS-B的優勢在于只需要將兩個小芯片連接在一起的區域使用硅片，可大幅降低成本。

圖源：ASE

以上ASEFOCoS套裝產品為高性能計算(HPC)和人工智能(AI)/機器學習(ML)應用中的小芯片集成提供了廣泛的選擇。FOCoS非常適合為網絡和服務器應用設計的大封裝尺寸和高I/O密度(>1000I/O)封裝。FOCoS的芯片最新版本可用于封裝專用集成電路(ASICs)和高帶寬存儲器(HBM)。

FOSiP

FOSiP是扇出SiP，基于幾個核心技術構建模塊，包括芯片最后RDL制造、載體系統、晶圓級組裝和屏蔽濺射在內的，如下圖所示：

扇出SiP和技術構建模塊的橫截面圖源：ASE

首先，扇出RDL提供了比主流基板更好的精細線路設計能力，以增強SiP中的功能匹配。第二，載體系統使薄晶片處理成為可能。此外，晶圓級組裝提供高速(>60k單位/小時)SMT服務和用于高級封裝的模制底部填充(MUF)技術。最后，屏蔽濺射提供了應用于特定RF應用的選擇。簡而言之，日月光為客戶提供了一個完整的工具箱來服務扇出SiP封裝。

靈活的RDL設計來調整系統性能(與引線鍵合相比)；用于更高性能控制的更精細的RDL線寬和間距(實現大約5X增強)；基板層減少(大約減少3層)；外形尺寸縮小(與典型的基于基板的SiP相比，接近24%)；通過晶圓級平臺和高速SMT能力(與凸塊工藝兼容)實現經濟高效的工藝；基于可選屏蔽技術(五面濺射)的更廣泛射頻(RF)應用。

扇出SiP可用市場方法范圍可分為:智能手機、平板電腦、射頻基礎設施、邊緣計算和物聯網(IOT)。更高頻率的應用、更好的性能和成本效益正在推動封裝的創新和集成。扇出SiP提供了一個新的平臺來滿足這些市場的需求，使下一代產品成為可能。

2.5D/3D

2.5D/3D是用于在同一封裝內包括多個IC的封裝方法。在2.5D結構中，兩個或多個有源半導體芯片并排放置在硅內插器上，以實現極高的管芯到管芯互連密度。在3D結構中，通過管芯堆疊來集成有源芯片，以實現最短的互連和最小的封裝尺寸。

日月光2.5D/3DIC封裝解決方案提供了集成GPU、CPU和存儲器以及去耦電容的優勢。具有TSV(硅通孔)的Si內插器可以用作橋接組件基板和集成電路板之間的精細間距能力差距的平臺。它還有助于保持焊盤間距縮放路徑，而不受組裝基板技術的限制。

2.5D圖源：ASE

日月光通過創新在行業內變得越來越重要的2.5D和3D技術不斷拓展新領域：高端GPU、高端FPGA、面向數據中心和5G基礎設施的網絡交換機/路由器、用于人工智能培訓的人工智能加速器。在小芯片時代，2.5D和3DIC封裝將在CPU、移動AP、Si光子學、顯示驅動IC等應用中發揮越來越重要的作用。

日月光已經確立了其在2.5D技術領域的領導者地位，成功交付了開創性的2.5D解決方案，幫助將先進的ASIC和HBM產品推向市場。為了延續這一技術創新勢頭，日月光正在推出用于芯片堆疊和多芯片解決方案的高密度扇出技術，以實現整個市場的高帶寬和高性能，滿足從高密度數據中心到消費者和移動空間的需求。

Co-PackagedOptics

數據傳輸在高性能計算應用中變得越來越重要，而傳統的銅線受到帶寬、距離和功率要求的限制。硅光子學是一種很有希望取代銅線的技術，它提供更大的帶寬、更長的傳輸距離和更好的能效。因此，在未來的超大規模數據中心，硅光子技術將被廣泛用于光收發器或板載/共封裝光學器件。

用光路代替電路的數據傳輸的演變圖源：ASE

Co-PackagedOptics是與矽光子晶片共同封裝的技術。硅光子學(SiPh)作為一種介質，允許光在其中傳播。得益于現代半導體技術，硅光子學能夠利用現有的互補金屬氧化物半導體(CMOS)生態系統，包括前端和后端工藝來實現高密度光子集成電路(PIC)，并以低成本在緊湊的芯片上實現復雜的光學功能(例如:濾波或調制)。與傳統的電子集成電路相比，硅光子技術具有更高的帶寬和更好的能量效率來傳輸數據，傳統的電子集成電路在高速傳輸數據時可能會遭受嚴重的信號完整性失真。

基于SiPh的可插拔模塊制造流程圖源：ASE

硅光子學使異質板載光學器件、共同封裝光學器件和光學I/O封裝成為可能，在超大規模數據中心、高性能計算(HPC)、人工智能和機器學習(AI&ML)有望實現應用。

VIPack

2022年6月，日月光宣布推出VIPack先進封裝平臺，提供垂直互連整合封裝解決方案。VIPack是日月光擴展設計規則并實現超高密度和性能設計的下一代3D異質整合架構。此平臺利用先進的重布線層(RDL)制程、嵌入式整合以及2.5D/3D封裝技術，協助客戶在單個封裝中集成多個芯片來實現創新未來應用。

圖源：ASE

VIPack由以上六大核心封裝技術組成，通過全面性整合的生態系統協同合作，包括基于高密度RDL的FanOutPackage-on-Package(FOPoP)、FanOutChip-on-Substrate(FOCoS)、FanOutChip-on-Substrate-Bridge(FOCoS-Bridge)和FanOutSystem-in-Package(FOSiP)，以及基于硅通孔(TSV)的2.5D/3DIC和Co-PackagedOptics。除了提供開拓性高度整合硅封裝解決方案可優化時脈速度、頻寬和電力傳輸的制程能力，VIPack平臺更可縮短共同設計時間、產品開發和上市時程。

VIPack平臺提供應用于先進的高效能運算(HPC)、人工智能(AI)、機器學習(ML)和網絡等應用的整合分散式SoC（系統單晶片）和HBM（高帶寬記憶體）互連所需的高密度水平和垂直互連解決方案。

HBM

HBM（High-BandwidthMemory）高帶寬內存，主要針對高端顯卡市場，是AMD、NVIDIA和海力士主推的HBM標準，HBM技術與其他技術最大的不同，就是采用了3D堆疊技術。HBM用3DTSV和2.5DTSV技術，通過3DTSV把多塊內存芯片堆疊在一起，并使用2.5DTSV技術把堆疊內存芯片和GPU在載板上實現互連。

對比HBM2E/HBM3、DDR、GDDR就會發現，它們的基本單元都是基于DRAM，但不同之處在于其他產品采用了平鋪的做法，而HBM選擇了3D堆疊，其直接結果就是接口變得更寬。比如DDR的接口位寬只有64位，而HBM2E通過DRAM堆疊的方式就將位寬提升到了1024位，這就是HBM與其他競爭技術相比最大的差異。

美光用于HBM2E的垂直堆疊DRAM，并通過TSV通道連接各層圖源：美光

RambusHBM3-Ready內存子系統產品主要架構圖源：Rambus

HMC

HMC是由HMCC（混合存儲立方體聯盟）制定的一種基于TSV技術3D堆疊內存標準，它是把一層層DRAM晶圓疊在一起，就像蓋樓一樣，這樣就可以組成一個大容量的“內存”芯片，芯片之間通過TSV（硅通孔）進行垂直相連。

HMC由美光主推，目標市場是高端服務器市場，尤其是針對多處理器架構。HMC使用堆疊的DRAM芯片實現更大的內存帶寬。另外HMC通過3DTSV集成技術把內存控制器（MemoryController）集成到DRAM堆疊封裝里。

圖源：美光

當然，除了以上晶圓制造與封裝大廠擁有獨立命名和通用技術外，緊隨其后的力成（PTI）、智路封測（WiseRoad）、京元電子（KYEC）、南茂（ChipMOS）也正在先進封裝技術上發力追趕。

UCle

2022年3月初，英特爾、臺積電、三星和日月光等十大巨頭宣布成立通用芯片互連標準——UCIe，將Chiplet（芯粒、小芯片）技術標準化，旨在標準化小芯片的構建和相互通信方式。這一標準同樣提供了“先進封裝”級的規范，涵蓋了EMIB和InFO等所有基于高密度硅橋的技術。而且UCIe支持2D、2.5D和橋接封裝，預計未來還會支持3D封裝。

UCIe聯盟所推薦的4種Chiplet封裝方式

而在此之前，眾多的芯片廠商都在主張自己的互聯標準，比如Marvellandou總線接口；NVIDIA高速互聯NVLink方案；英特爾EMI接口；臺積電和Arm合作的LIPINCON協議；AMD也有InfinityFabrie總線互聯技術等等。國內芯動還自主研發的InnolinkChiplet標準。但這些早期的Chiplet發展協議混亂，各公司制定標準也不過為各自的利益而戰。

在產業鏈內，Chiplet所依靠的先進封裝技術仍然未實現統一，全球頂級的晶圓廠努力以硅片加工實現互聯為主，可提供更高速的連接和更好的延展性；中國大陸、臺灣的封裝廠卻在努力減少硅片加工需求，輸出性價比更優于頭部晶圓大廠的廉價方案。

只有當標準得到普遍采用時，才能最大程度體現其價值。UCIe擁有英特爾、日月光（ASE）、AMD、Arm、谷歌云、Meta、微軟、高通、三星、臺積電10個初始成員，雖然是Fabless、Foundry，OSAT和IP的“代表”，卻維護了頭部企業的價值鏈。

根據Yole數據，2021年全球封裝市場規模約達777億美元。其中，先進封裝全球市場規模約350億美元。5G、ADAS、人工智能、數據中心及可穿戴電子等應用市場的蓬勃發展，推動先進封裝市場的業績持續上揚。

根據2021年營收情況，長電科技、通富微電和天水華天占據了中國前十OSAT營收的85%，并躋身全球前十之列。此外，沛頓科技、晶方半導體、頎中科技、華潤微電子和甬矽電子等公司2021年營收增長處于領先地位。

2021年中國OSAT市場圖源：Yole

在先進封裝市場持續擴張的情況下，無論是晶圓代工廠還是封測廠，都提前布局先進封裝。于是乎，先進封裝的賽道擠滿了各大玩家，2022年，英特爾、臺積電和三星等芯片制造巨頭將進一步加大先進封裝領域的布局力度。日月光、安靠、長電科技、通富微電的資本支出有增無減。

封裝技術發展方向圖源：美國應用材料

編輯：黃飛

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