過去數十年來，為了擴增芯片的晶體管數量以推升運算效能，半導體制造技術已從1971年10，000nm制程進步至2022年3nm制程，逐漸逼近目前已知的物理極限，但隨著人工智能、AIGC等相關應用高速發展，設備端對于核心芯片的效能需求將越來越高; 在制程技術提升可能遭遇瓶頸，但是運算資源需求持續走高的情況下，透過先進封裝技術提升芯片之晶體管數量就顯得格外重要。

半導體先進封裝技術

這兩年「先進封裝」被聊得很多，「封裝」大概可以類比為對電子芯片的保護殼，保護電路芯片免受外界環境的不良影響。當然芯片封裝還涉及到固定、散熱增強，以及與外界的電氣、訊號互連等問題，而「先進封裝」的核心還在「先進」二字上，主要是針對 7nm 以下晶圓的封裝技術; 然而，人工智能浪潮下，帶動AI伺服需求成長，也帶動英偉達GPU繪圖芯片需求，而GPU的CoWoS先進封裝產能供不應求，那究竟什么是CoWoS？

什么是CoWoS？

CoWoS 是一種 2.5D、3D 的封裝技術，可以分成「CoW」和「WoS」來看。「CoW（Chip-on-Wafer）」是晶片堆疊; 「WoS（Wafer-on-Substrate）」則是將芯片堆疊在基板上。

CoWoS 就是把芯片堆疊起來，再封裝于基板上，最終形成 2.5D、3D 的形態，可以減少芯片的空間，同時還減少功耗和成本。下圖為CoWoS封裝示意圖，將邏輯芯片及HBM（高帶寬記憶體）先連接于中介板(Interposer)上，透過中介板內微小金屬線來整合左右不同芯片的電子訊號，同時經由「砂穿孔（TSV）」技術來連接下方基板，最終透過金屬球銜接至外部電路。

而2.5D與3D封裝技術則是差別在堆疊方式。2.5D 封裝是指將芯片堆疊于中間層之上或透過硅橋連接芯片，以水平堆疊的方式，主要應用于拼接邏輯運算芯片和高帶寬存儲器; 3D 封裝則是垂直堆疊芯片的技術，主要面向高效能邏輯芯片、SoC 制造。

2.5D和3D封裝的差異

先進封裝，但不在封裝廠完成！

說到先進封裝，首先想到的會是臺積電而非傳統封測大廠，因為先進封裝已經面臨到 7nm 以下，而傳統封裝廠研發速度已無法跟進晶圓制程的腳步，其中 CoWoS 中的 CoW 部分過于精密，只能由臺積電制造，所以才會造就這番景象。同時，臺積電擁有許多全世界的高階客戶，為此「一條龍」的服務更能同時維持制程與封裝部分的良率，未來面對高階客戶的交付工作也將更為極致。

CoWoS技術優勢

相較于傳統的芯片封裝技術，CoWoS技術有以下幾個優勢：

高度密集：此技術可以使多個芯片在一個封裝中實現高度集成，從而可以在更小的空間內提供更強大的功能。在需求高度集成的行業（例如互聯網、5G、人工智能等）中得到廣泛應用。

高速和高可靠性：由于芯片與晶圓直接相連，從而可以提高信號傳輸速度和可靠性。同時，此技術還可以有效地縮短電子器件的信號傳輸距離，從而減少傳輸時延和能量損失。

高性價比：CoWoS技術可以降低芯片的制造成本和封裝成本，因為它可以避免傳統封裝技術中的繁瑣步驟（例如銅線纏繞、耗材成本高等），從而可以提高生產效率和降低成本。

CoWoS的應用發展

高端芯片走向多個小芯片、內存，堆疊成為必然發展趨勢，CoWoS 封裝技術應用的領域廣泛，包含高效能運算 HPC、AI 人工智能、數據中心、5G、物聯網、車用電子等等，可以說在未來的各大趨勢，CoWoS 封裝技術會扮演著相當重要的地位。

其中，蘋果公司在iPhone X中采用了CoWoS技術封裝A11芯片，從而提高了設備的性能和效率。

早年，，，蘋果iPhone處理器一直是三星的禁臠（luan:禁止別人染指的肉，比喻某種珍美的，僅獨自享有），，，但臺積電卻能自2016年以后，成為蘋果“A系列”處理器的獨家供應商，從iPhone 7 ?A10 到iPhone 11 A13，其中A10是16nm工藝，A11是10nm技術，A12是7nm工藝，A13是7nm+EVU技術，按道理說，7nm+EUV也是三星掌握的技術,蘋果為何偏偏選擇臺積電？關鍵之一，就是臺積電開發的全新封裝技術CoWoS以及InFO。

蘋果

2013年量產的用于iPhone 5s的A7處理器由三星代工，黑色樹脂里面，采用的是超薄PoP（Package On Package）封裝，，直接將一顆1GB的DRAM與處理器疊在一起封裝，

三星是目前唯一可以量產DRAM和處理器的公司，也擁有自營的封測廠，它來代工，整個A7處理器在一個屋頂下完成，在成本、整合上擁有巨大優勢。

這個時候臺積電導入了CoWoS技術，理論上可讓處理器減掉多達70%的厚度。由于三星Galaxy系列智能手機對蘋果手機威脅越來越大，同時蘋果也想擺脫對三星的依賴，臺積電這個時候對CoWoS技術做了簡化，降低了成本，，設計出了InFo封裝技術滿足蘋果需求，2016年11月一舉拿下蘋果iPhone 7訂單，
此后到現在一直通吃蘋果訂單。

過去的芯片效能都仰賴半導體制程的改進而提升，但隨著元件尺寸越來越接近物理極限，芯片微縮難度越來越高，要保持小體積、高效能的晶片設計，半導體產業不僅持續發展先進制程，同時也朝晶片架構著手改進，讓芯片從原先的單層，轉向多層堆疊。也因如此，先進封裝也成為延續摩爾定律的關鍵推手之一，在半導體產業中引領浪潮。?

中介層（Interposer）分類

有源與無源

passive interposer: interposer上沒有任何的晶體管，僅僅走線

active interposer: interposer上可以集成處理邏輯，如router logic

臺積電根據中介層（interposer）的不同，將其“CoWoS”封裝技術分為三種類型。一種是“CoWoS_S（Silicon Interposer）”，它使用硅（Si）襯底作為中介層。這種類型是2011年開發的第一個“CoWoS”技術，在過去，“CoWoS”是指以硅基板作為中介層的先進封裝技術。

另一種是“CoWoS_R（RDL Interposer）”，它使用重新布線層（RDL）作為中介層。

第三個是“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，它使用小芯片（chiplet）和RDL作為中介層。請注意，“本地硅互連”通常被臺積電縮寫為“LSI”。

先進封裝是實現Chiplet的前提

芯片上數據的輸入和輸出 (I/O) 是計算芯片的命脈。處理器必須與外部世界進行數據的發送和接收。摩爾定律使業界的晶體管密度大約每2年增加2倍，但 I/O數據的傳輸速率每4年才增加2倍，所以芯片需要容納更多的通信或I/O點才能跟上晶體管密度的增加速度。

Chiplet對先進封裝提出更高要求。在芯片小型化的設計過程中，需要添加更多I/O來與其他芯片接口，裸片尺寸有必要保持較大且留有空白空間，導致部分芯片無法拆分，芯片尺寸小型化的上限被pad（晶片的管腳）限制。并且單個晶片上的布線密度和信號傳輸質量遠高于Chiplet之間，要實現Chiplet的信號傳輸，就要求發展出高密度、大帶寬布線的“先進封裝技術”。

芯片的工作是執行指令，處理數據，芯片間的互聯需要巨大的帶寬和超低的延時。既然單顆芯片的面積不能無限增加，將一顆芯片拆解為多顆芯片，分開制造再封裝到一起是一個很自然的想法。芯片間的互聯需要構建強大的數據通路，即超高的頻率、超大的帶寬、超低的延時，以臺積電 CoWoS 技術為代表的先進封裝技術也使之得到了解決。

審核編輯：黃飛

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