隨著工藝技術從40 nm向28 nm的發展，不可避免的尺度效應改變了基本單元的電特性——芯片設計人員必須采用的晶體管和互聯導線。這些新的晶體管級難題也導致了系統級IC體系結構、實現以及性能的改變。這些芯片級變化建立了新領域，系統設計人員必須在其中開辟新途徑。

　　IC面市以來，工藝尺度一直在不斷進展。在每一新工藝代，最小特征尺寸都減小了大約三分之一，最小的晶體管占據的面積也減小了兩倍。同時，數字電路的最大時鐘頻率在增大，功耗也在降低，其變化都相對穩定。那么，在每一新工藝代，芯片設計人員能夠為系統開發人員提供新IC，集成了更多的功能，速度更快，而功耗更低。但是，這些都一去不復返了。

　　今天，為了減小晶體管的尺寸，工藝開發人員不得不提供給芯片設計人員涉及到速度、功耗和成本的一系列復雜條件。芯片設計人員必須采用他們所有的工具，包括新的電路設計、新體系結構方法，并對算法進行根本的修改，以便能夠以相競爭的價格繼續實現更好的性能，而功耗在可接受范圍內。目前為止，這些方法是有效的，但是系統設計人員對此并不了解。28-nm工藝代的確是系統設計的新時代：在這一時代，系統設計人員必須理解提供硅片的芯片設計人員面臨的難題及其決定。

　　簡單尺度的結束

　　工藝工程師認為，基本問題在于隨著晶體管尺寸的減小，互聯部分越來越短，電信號特性也在不斷變化。隨著晶體管的減小，它們無法自動提高速度，而是開始泄漏。那么，在28 nm，設計人員看到晶體管不再像以前那樣在各方面都繼續提升性能，而是出現了復雜的變化。您可以簡單的減小40-nm硅氮氧化物柵極晶體管的尺寸，實現相對較低的圓晶成本。但是，您既不能實現最高速率，也不能實現最低功耗。您可以通過應變工程提高速度，采用高k/金屬柵極（HKMG）堆減小泄漏電流，但是增加了成本。在一定程度上，您可以通過改變工作電壓來綜合考慮功耗問題。您可以通過控制晶體管的閾值電壓，或者設計修改，應用體偏置，犧牲速度以減小泄漏電流。但是，對于所有應用，沒有一個最佳平衡點，能夠以最低功耗實現速度最快的晶體管。

　　圖1.晶體管泄漏源

　　表1.晶體管泄漏主要來源

　　同時，晶體管電路的最基本單元——走線，也成為一個問題。隨著晶體管尺寸的減小，互聯前幾層的走線相應的變窄。但是，現代工藝通過充滿高電阻率阻隔材料來處理這些窄溝道互聯，其目的是保持銅原子多孔低k絕緣。隨著工藝尺寸的減小，溝道越來越窄，但是，阻隔材料并沒有變薄，因此，銅的空間更小，阻抗也就越來越大。更糟的是，在工作溫度時，銅材料填充區現在靠近電子的平均自由通路，因此，銅電阻率明顯增大。總體上，最底層的互聯電阻增大了，進一步降低了晶體管的性能，增大了功耗。

　　因此，隨著工藝的發展，芯片設計人員目前看到了有意思的場景——密度增大了，但是，更需要綜合考慮速度、功耗和成本因素。結果是，在很多情況下，芯片設計人員發現采用新工藝技術后，速度并沒有很大的提高。