電路中，數(shù)據(jù)的傳輸一般都是在時鐘對數(shù)據(jù)信號進行有序的收發(fā)控制下進行的。芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時匹配不當(dāng)都會影響芯片的建立和保持時間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)，從而使系統(tǒng)不能正常工作。隨著系統(tǒng)時鐘頻率的不斷提高和信號邊沿不斷變陡，系統(tǒng)對時序有更高的要求，一方面留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，另一方面，傳輸延時要考慮的因素增多，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整地傳送到接收端，就必須進行精確的時序計算和分析。

　　由于高速系統(tǒng)對時序的要求越來越嚴格，要保證好的時序，就必須有好的時鐘器件;這其中包括時鐘發(fā)生器和時鐘緩沖器。首先要求時鐘發(fā)生器提供低抖動、高質(zhì)量的時鐘信號，在設(shè)計時序系統(tǒng)時，要求選擇合適的時鐘緩沖器進行設(shè)計，從而保證盡量大的時序余量。時鐘器件是電路板上的重要器件之一，它決定著經(jīng)過電路板的信號的節(jié)奏和精度，它在電子產(chǎn)品中無所不在，形狀、尺寸和種類也多種多樣，如高速、低速、低功率、低歪斜、多輸出、單輸出、單電壓、多電壓、零延遲、可編程等等。

　　在討論時鐘器件的同時，本章還討論了時鐘設(shè)計中要考慮的一個關(guān)鍵因素——時鐘抖動。時鐘抖動是時鐘脈沖的輸出躍遷與其理想位置的偏差。本章最后探討了抖動的產(chǎn)生、影響、測量方法以及解決方案。

　　7.1時序系統(tǒng)

　　按照不同的時鐘策略將信號的傳輸方式分為以下幾類：

　　1. 異步方式;信號靠握手傳輸。

　　2. 外時鐘同步方式;兩塊芯片均使用外部時鐘。

　　3. 內(nèi)時鐘同步方式;兩塊通訊芯片中，一塊芯片給另一塊芯片提供時鐘。

　　4. 源同步方式;時鐘、數(shù)據(jù)輸出時固定相位同時傳輸。

　　5. 時鐘數(shù)據(jù)恢復(fù)方式;從信號中同時提取數(shù)據(jù)與時鐘。

　　本章將主要介紹高速數(shù)字互連設(shè)計中兩種常用的同步時序系統(tǒng)(共同時鐘同步和源時鐘同步)，并分析其工作原理，然后來討論影響時序的因素，給出其解決方案。

　　7.1.1公共時鐘同步的時序分析

　　7.1.1.1公共時鐘同步原理

　　公共時鐘同步，是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(clock buffer)發(fā)出同相時鐘作用下完成數(shù)據(jù)的正確的發(fā)送和接收。

　　圖7-1所示為一個典型的公共時鐘同步數(shù)據(jù)收發(fā)工作示意圖。在該例子中，驅(qū)動端(處理器)向接收端(芯片組)傳送數(shù)據(jù)，我們可以將整個數(shù)據(jù)傳送的過程考慮為三個步驟：

　　1.核心處理器提供數(shù)據(jù);

　　2.在第一個系統(tǒng)時鐘的上升沿到達時，處理器將數(shù)據(jù)Dp鎖存至Qp輸出;

　　3.Qp沿傳輸線傳送到接收端觸發(fā)器的Dc，并在第二個時鐘上升沿到達時，將數(shù)據(jù)傳送到芯片組內(nèi)部。

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