對于廣大PCB設計工程師而言，提到時序問題就感覺比較茫然。看到時序圖，更是一頭霧水，感覺時序問題特別深奧。其實在平常的設計中最常見的是各種等長關系，網上流傳的Layout Guide也介紹了哪些線需要等長。那么是不是做到等長，就滿足時序關系了呢？其實不一定，認真思考一下，在有些情況下，費盡心思做的等長反而可能是系統不工作、時序問題出錯的罪魁禍首。

　　在具體介紹之前，大家可以思考一個問題：請列舉平常設計中的常見等長要求？

　　1. 一般具有共性的回答是：PCI總線、CPCI總線和PCIX數據地址總線做到1000mil等長；有些回答甚至是500mil或是更小。

　　2. 對于SDRAM數據地址總線，這時有兩種回答：

　　全部總線等長，等長要求在200mil以內（數值的回答并不關鍵。隨著頻率等因素數值也經常變化，以下的討論相同。我們不關心具體要求是在多長以內，而是等長的類型）。

　　分組等長，D0~D7……，如果再問分組和什么選通（Strobe）做等長，答案更是千奇百怪（這個答案是被DDR影響了新的工程師已經很少有機會接觸SDRAM了）。

　　3. DDR1、2、3：

　　數據線分組等長，DQ0~7+DQS數據組內20mil等長。

　　地址、控制、命令和CLK等長，范圍稍微寬一些（±500mil左右）。

　　所有DQS和CLK等長，甚至使DDR3。做了Fly-by設計之后，繼續要求等長關系。

　　4. PCIE差分組內等長在5mil以內；

　　5. PCIE差分組間等長在100mil（或者500mil）以內。

　　上面這些等長關系在工作中應該都有可能碰到，你是不是也是這么做的？有沒有更深入思考過，哪些等長關系是不合理的？可以這么說，絕大部分等長設計都有相對應的時序關系；如果能夠看懂相關的時序圖，對等長設計將會更加清晰。上面列舉等長要求的時候，其實做了分類。相對于高速總線的發展歷史，其實就是三個大類：共同時鐘的并行總線、源同步時鐘的并行總線以及高速串行總線（如圖1所示）。

　　圖1：高速PCB發展趨勢示意圖。