利用CPLD解決便攜式產(chǎn)品設(shè)計(jì)的挑戰(zhàn)

　移動(dòng)電話、便攜式媒體播放器、掌上游戲機(jī)和數(shù)碼相機(jī)等便攜式產(chǎn)品的激增，使得系統(tǒng)設(shè)計(jì)人員承受著越來越大的壓力。他們必須不停地開發(fā)提供擁有新特性和功能的產(chǎn)品，并盡量縮短產(chǎn)品的上市時(shí)間。那么，CPLD可微為便攜設(shè)計(jì)帶來哪些好處呢？在為便攜應(yīng)用選擇邏輯解決方案時(shí)，需要考慮哪些主要設(shè)計(jì)因素呢？
　　
　　手持產(chǎn)品得到了廣泛的應(yīng)用，例如移動(dòng)電話、便攜式媒體播放器、掌上游戲機(jī)和數(shù)碼相機(jī)等便攜式產(chǎn)品的激增，使得系統(tǒng)設(shè)計(jì)人員承受著越來越大的壓力。他們必須不停地開發(fā)提供擁有新特性和功能的產(chǎn)品，并盡量縮短產(chǎn)品的上市時(shí)間。根據(jù)市場情報(bào)公司iSuppli的預(yù)測，核心半導(dǎo)體產(chǎn)品在上述領(lǐng)域的收入可望由2008年的260億美元增長到2012年的300億美元，相當(dāng)于4%的復(fù)合年增長率(核心器件是由iSuppli公司定義的，如ASSP，ASIC和可編程邏輯器件)。
　　
　　因?yàn)橐蟠龣C(jī)功耗低、電路板尺寸小和成本低，便攜式產(chǎn)品的邏輯功能過去通常是由專用集成電路(ASIC)和專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)來提供，可編程邏輯器件(PLD)的應(yīng)用相當(dāng)有限。然而，隨著可編程器件架構(gòu)的改進(jìn)、功耗的降低、并采用新的封裝使尺寸變小、成本降低，設(shè)計(jì)人員開始越來越多地使用PLD，因?yàn)榕cASIC和ASSP相比，PLD在縮短上市時(shí)間和設(shè)計(jì)靈活性方面具有先天的優(yōu)勢。
　　
　　CPLD的應(yīng)用
　　
　　在便攜式產(chǎn)品中，復(fù)雜可編程邏輯器件(CPLD)一般用于電源上電時(shí)序、電平轉(zhuǎn)換、時(shí)序控制、接口轉(zhuǎn)換，I/O擴(kuò)展和分立邏輯功能等。CPLD僅需幾微秒就能上電，這使得它能控制系統(tǒng)中其他器件的上電時(shí)序。
　　
　　在便攜系統(tǒng)中，CPLD也被用來連接不同工作電壓的多個(gè)器件。例如，在移動(dòng)電話中，微控制器需要與工作在不同電壓的外圍器件、定時(shí)器和存儲(chǔ)器連接。最新一代的CPLD可以與3.3V~1.5V之間的不同電壓連接，因?yàn)樗鼈冇幸粋€(gè)獨(dú)立于輸出電壓(Vccio)的核心電源電壓(Vccint)。CPLD的每個(gè)I/O組可配置成與邏輯器件接口相對應(yīng)的獨(dú)立工作電壓。圖1給出了典型便攜系統(tǒng)中的CPLD的功能。

　　
　　圖1：典型便攜式系統(tǒng)中的CPLD的功能。
　　
　　通用I/O擴(kuò)展是CPLD可與微控制器、ASIC或ASSP協(xié)同工作的另一個(gè)領(lǐng)域，它增加可用I/O的總數(shù)目。CPLD額外的一個(gè)優(yōu)點(diǎn)是能與外設(shè)接口，還能重復(fù)編程。CPLD也可以用做接口轉(zhuǎn)換，連接諸如I2C、SPI和存儲(chǔ)器的不同接口，以及在便攜系統(tǒng)中實(shí)現(xiàn)液晶面板的時(shí)序控制。
　　
　　當(dāng)為便攜式應(yīng)用選擇邏輯解決方案時(shí)，設(shè)計(jì)人員應(yīng)考慮的主要因素包括：上市時(shí)間、設(shè)計(jì)的靈活性、待機(jī)功耗，電路板尺寸以及系統(tǒng)集成的選擇。
　　
　　上市時(shí)間和設(shè)計(jì)靈活性
　　
　　越來越短的產(chǎn)品生命周期對手持設(shè)備設(shè)計(jì)人員提出了新的挑戰(zhàn)，他們必須提供消費(fèi)者期望的新產(chǎn)品和新特性。對大批量產(chǎn)品來說，ASIC也許能提供較低的單價(jià)，但ASIC的一次性工程費(fèi)用(NRE)很高，開發(fā)時(shí)間很長。如果ASIC的功能出錯(cuò)，或由于行業(yè)標(biāo)準(zhǔn)或市場需求發(fā)生變化而需要重新開發(fā)設(shè)計(jì)時(shí)，就會(huì)再次產(chǎn)生非常高的費(fèi)用，包括工程資源、新的掩膜板和軟件設(shè)計(jì)工具。此外，從開始實(shí)施新的修改方案到流片，再到批量生產(chǎn)，這過程需要很長時(shí)間，通常是幾個(gè)月到一年。
　　
　　與ASIC相比，ASSP的NRE較低，因?yàn)樵S多客戶都在使用它們。不過，它們卻限制了設(shè)計(jì)人員提供產(chǎn)品差異性的能力。
　　
　　CPLD使設(shè)計(jì)人員能夠進(jìn)行隨心所欲地開發(fā)、測試和修改設(shè)計(jì)，而不會(huì)產(chǎn)生任何掩膜成本或設(shè)計(jì)費(fèi)用。由于CPLD可重復(fù)編程的特性，即使設(shè)備已經(jīng)安裝在現(xiàn)場，設(shè)計(jì)人員依然可以使用軟件設(shè)計(jì)工具在最后一刻修正錯(cuò)誤并進(jìn)行產(chǎn)品升級(jí)。因此，設(shè)計(jì)人員能應(yīng)對不斷變化的要求和標(biāo)準(zhǔn)，并迅速給市場提供新的差異化產(chǎn)品，而無需做任何設(shè)計(jì)或重新設(shè)計(jì)電路板。
　　
　　功耗
　　
　　CPLD的功耗通常分為兩個(gè)部分：靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗是指器件中沒有信號(hào)跳變情況下消耗的功率。動(dòng)態(tài)功耗是器件中有信號(hào)跳變情況下消耗的功率，且與內(nèi)部電容，跳轉(zhuǎn)頻率和跳轉(zhuǎn)電壓成正比。對便攜式系統(tǒng)而言，待機(jī)時(shí)間是一個(gè)關(guān)鍵的設(shè)計(jì)因素，因?yàn)樵O(shè)計(jì)人員要盡量減少邏輯電路的靜態(tài)功耗，以盡量延長電池充電或更換的時(shí)間間隔。如今的低功耗CPLD的最大靜態(tài)功耗為10~150uA，主要取決于器件的邏輯密度。
　　
　　為進(jìn)一步減少整個(gè)系統(tǒng)的功耗，有些CPLD允許用戶有選擇性地關(guān)閉未使用的輸入引腳(稱為“輸入選通”)，包括使能I/O引腳和輸入緩沖器之間的復(fù)用器，及其CPLD內(nèi)的相關(guān)電路(如圖2所示)。激活使能信號(hào)時(shí)，所有的輸入被隔離或處于關(guān)閉狀態(tài)，從而使其中任何輸入變化都不會(huì)引起內(nèi)部引腳的變化。因此，即使I/O引腳的輸入在變化，也不會(huì)影響器件的內(nèi)部動(dòng)態(tài)功耗。

　　
　　舉個(gè)例子，在萊迪思半導(dǎo)體的ispMACH 4000ZE CPLD中，一個(gè)塊內(nèi)的所有I/O引腳都共享一個(gè)PowerGuard(針對輸入選通，Lattice給予此特性的名稱)使能信號(hào)，稱為塊輸入使能(BIE)信號(hào)。BIE可以用宏單元邏輯在內(nèi)部產(chǎn)生，也可通過用戶I/O從外部源或輸入引腳的方式來產(chǎn)生。為增加設(shè)計(jì)的靈活性，器件有多少塊就有多少塊輸入使能信號(hào)，數(shù)目從2至16不等。可以把兩個(gè)或更多的使能信號(hào)組合在一起，構(gòu)成一個(gè)用戶使能信號(hào)。
　　
　　以6宏單元的ispMACH406?ZE器件為例，除了兩個(gè)激活的輸入，其余的都使用了PowerGuard，使動(dòng)態(tài)電流減少了99％。如圖3所示，動(dòng)態(tài)ICC從2.9毫安減少至26微安。

　　
　　有些CPLD可以通過軟件對每個(gè)引腳單獨(dú)控制，使其為“高”或者“低”，從而進(jìn)一步減少I/O電流和系統(tǒng)總功率。電壓典型值為250mV~500mV的輸入滯后電路通常用來實(shí)現(xiàn)降噪和減緩輸入信號(hào)的變化，以提高信號(hào)的完整性。
　　
　　由于主系統(tǒng)電源的典型值為1.8V，大多數(shù)便攜式系統(tǒng)都需要LVCMOS接口。這些系統(tǒng)要求能與工作在TTL或LVCMOS標(biāo)準(zhǔn)的其他器件相連接。目前所有CPLD都有獨(dú)立的核心電壓和I/O電壓，其中I/O電壓能支持1.5、1.8、2.5和3.3V LVCMOS電平。諸如ispMACH 4000ZE這樣的CPLD還能夠與傳統(tǒng)的5V電壓LVCMOS器件接口。

電路板尺寸
　　
　　隨著便攜式產(chǎn)品的體積不斷縮小，設(shè)計(jì)人員必須在非常小的電路板上集成更多的邏輯功能。現(xiàn)在的CPLD可以采用超小型封裝，包括芯片級(jí)BGA(csBGA，0.5毫米間距)，只需25平方毫米或49平方毫米的電路板面積。而傳統(tǒng)的薄型四方扁平封裝(TQFP封裝，0.8毫米間距)封裝需要100平方毫米或196平方毫米的電路板面積。
　　
　　當(dāng)電路板空間有限時(shí)，采用這些封裝非常理想。與傳統(tǒng)的TQFP封裝相比，這些封裝使電路板面積減少了75％以上，從而簡化了電路板布線并降低整個(gè)系統(tǒng)成本。圖4為ispMACH 4000ZE csBGA封裝示意圖。BGA封裝的熱電阻值(典型值為10度/瓦)比TQFP或PQFP封裝更低(典型值20度/瓦至40度/瓦)對于降低功耗和提高器件的可靠性，它們是更好的選擇。

　　
　　系統(tǒng)集成
　　
　　通過減少電路板上的元件，可使系統(tǒng)總成本降低。當(dāng)使用多個(gè)電路板元件時(shí)，制造成本，包括裝配，包裝和運(yùn)輸都會(huì)增加總的電路板成本。此外，電路板上的元件越多，故障率越高，這是由于焊球之間的殘留物和其它隨機(jī)故障所致。
　　
　　減少元件也可以降低功耗。如今，低功耗CPLD用來整合外部時(shí)鐘源和標(biāo)準(zhǔn)分立邏輯器件，如7400系列邏輯器件。單個(gè)可編程邏輯器件可用于集成多個(gè)分立的74xxx器件，還能實(shí)現(xiàn)其它功能，如I/O擴(kuò)展，電平轉(zhuǎn)換和時(shí)序控制。
　　
　　針對系統(tǒng)集成，除了器件上邏輯密度為32~256的宏單元之外，ispMACH 4000ZE CPLD還具有片上用戶振蕩器和針對上電時(shí)序的定時(shí)器、鍵盤掃描和顯示控制器功能。振蕩器輸出的典型頻率為5MHz，而且還可進(jìn)一步分頻為128(7位)、1024(10位)或1048576(20位)，以工作在更低的頻率下。使用CPLD內(nèi)的集成振蕩器的好處是能降低電路板成本、簡化庫存管理和使產(chǎn)品過期風(fēng)險(xiǎn)最小化，這些因素通常與使用分立元件有關(guān)。下表對可用于便攜式系統(tǒng)的最新一代CPLD系列進(jìn)行了比較。

　　
　　針對便攜式系統(tǒng)的CPLD系列的比較。
　　
　　本文小結(jié)
　　
　　CPLD正在被越來越廣泛地應(yīng)用于便攜式產(chǎn)品，具有零待機(jī)功耗選擇、節(jié)省面積的超小型封裝和增強(qiáng)的系統(tǒng)集成功能等優(yōu)點(diǎn)。與過去使用的ASIC和ASSP相比，CPLD為設(shè)計(jì)人員提供了一個(gè)有著顯著優(yōu)勢的低成本系統(tǒng)解決方案。此外，CPLD使得設(shè)計(jì)人員能在更短的時(shí)間內(nèi)根據(jù)消費(fèi)者的需求增加新的特性和功能，使產(chǎn)品更快上市，而且風(fēng)險(xiǎn)更小。