電子發(fā)燒友訊：在未來的半導體IC設計領域，過多的消耗能耗直接制約著半導體的細微化發(fā)展，成為研究未來超級計算機的移動器件微型化的一大障礙。

　　基于此，我們有必要根植于物理化學原理探討IC設計技術領域，以期幫助解決工程師在進行創(chuàng)新設計中受益和希望以此推動芯片工業(yè)的復興。

　　本文將分五個章節(jié)論述如何在未來的IC設計中有效降低能耗的五個最為有效的方法。目前它們正被廣泛利用并實踐發(fā)展著，相信在未來十年內這五個方法能在各領域發(fā)揮重要作用。其余部分電子發(fā)燒友將于近期陸續(xù)發(fā)布，敬請留意。

設計之初就能準確預估設計電路中存在及潛在能耗熱點

　　一、擁抱協(xié)同設計

　　電子設計自動化工具能使得整個團隊在進行前端設計時對低功耗進行優(yōu)化。事實上，最低功耗和SoC（片上系統(tǒng)）的開發(fā)者一開始就擁有先天性的優(yōu)勢，因為他們不但有最佳的架構和材質，而且在協(xié)同封裝，電源，RF電路和軟件就可達到功耗的最小化，而無需通過衰減其性能和成本去完成。

　　德州儀器（Texas Instruments）設計及EDA部門主管David Greenhill就曾指出，低功耗必須通過技術，設計方法學，芯片架構和軟件共同建立起來。

　　德州儀器運用首創(chuàng)技術來對各個子系統(tǒng)的低功耗器件進行優(yōu)化，如利用自身工藝技術來使脫模漏電和主流子性能達到平衡，或使用電源和頻率去規(guī)定節(jié)能操作指標。

　　剛開始的第一步必須得弄清楚產(chǎn)品的性能和能耗的要達到的預期目標。一旦這些目標被確定后，按照提供的性能要求即可進行設計生產(chǎn)環(huán)節(jié)，從而省去了過度依賴器件的功耗而造成的成本預算，德州儀器28納米平臺經(jīng)理Randy Hollingsworth表示。

　　EDA工具一向被用來獲取低功耗的主要途徑，但由于傳統(tǒng)的EDA工具只在設計周期的末端才能對功耗的預估得比較精確，因此，有時這些工具在設計的整個流程中會被反復使用。對于未來的IC，能耗估算應當盡可能早的在設計周期的早期就能精確計算出來。

　　少數(shù)該領域專業(yè)設計工具供應商Atrenta公司已獲得相關技術突破。譬如，旗下一款名為“電源望遠鏡”的EDA設計工具，該平臺使用RTL（寄存器傳輸）技術對所有其他主流EDA工具在設計的早期就能對能耗進行預測，減少和核實描述。

　　Atrenta的工程部高級經(jīng)理Peter Suaris指出，今天，工程師想在設計流程的早期完成對能耗的預估，就不能再等到設計末端來對其進行功耗預測了。現(xiàn)在你需要將能耗的協(xié)同設計提高到RTL（寄存器傳輸）級，這樣改變你的設計將有助于在一開始為有效的能效設計打下堅實的基礎。

　　Atrenta估計它的專業(yè)電源保護工具能將能耗預算降低到20%左右，能耗下降50%。

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