III-V族的電子遷移率則更勝鍺一籌，約為硅的10～30倍，但美中不足的是III-V族的電洞遷移率相當的低。從圖2可看出，n型信道將會選擇III-V族作為使用材料，并結合鍺作為p型信道，以提高運算速度。

　　但要將SiGe或是III-V族應用在現行的CMOS制程仍有相當多的挑戰，例如非硅信道材料要如何在不同的熱膨脹系數、晶格常數與晶型等情況下，完美地在大面積硅基板上均勻植入，即是一個不小的挑戰。此外，III-V族與鍺材料的能隙(Bandgap)較窄，于較高電場時容易有穿隧效應出現，在越小型元件的閘極中，更容易有漏電流的產生，亦是另一個待解的課題。

　　后段制程面臨微影、材料雙重挑戰

　　0.13微米之前是使用鋁作為導線的材料，但IBM在此技術節點時，導入了劃時代的銅制程技術，金屬導線的電阻率因此大大地下降(表1)，信號傳輸的速度與功耗將因此有長足的進步。

　　為何不在一開始就選擇銅作為導線的材料?原因是銅離子的擴散系數高，容易鑽入介電或是硅材料中，導致IC的電性飄移以及制程腔體遭到污染，難以控制。IBM研發出雙鑲崁法(Dual Damascene)，先蝕刻出金屬導線所需之溝槽與洞(Trench & Via)，并沉積一層薄的阻擋層(Barrier)與襯墊層(Liner)，之后再將銅回填，防止銅離子擴散。與過去的直接對鋁金屬進行蝕刻是完全相反的流程。雙鑲崁法如圖3所示。

　　雙鑲崁法制程示意圖

　　隨著線寬的微縮，對于黃光微影與蝕刻的挑戰當然不在話下，曝光顯影的線寬一致性(Uniformity)，光阻材料(Photo Resist，PR)的選擇，都將會影響到后續蝕刻的結果。蝕刻后導線的線邊緣粗糙度(Line Edge Roughness，LER)，與導線蝕刻的臨界尺寸(Critical Dimension，CD)與其整片晶圓一致性等最基本的要求，都是不小的挑戰。

　　后段制程另外一個主要的挑戰則是前文所提到銅離子擴散。目前阻擋層的主要材料是氮化鉭(TaN)，并在阻擋層之上再沉積襯墊層，作為銅與阻擋層之間的黏著層(Adhesion Layer)，一般來說是使用鉭(Ta)。

　　然而，鉭沉積的覆蓋均勻性不佳，容易造成導線溝槽的堵塞，20奈米節點以前因導線的深寬比(Aspect Ratio，AR)較低而尚可接受，但隨著制程的演進，導線線寬縮小導致深寬比越來越高，鉭沉積的不均勻所造成的縮口將會被嚴重突顯出來，后端導致銅電鍍出現困難，容易產生孔洞(Void)現象，在可靠度測試(Reliability Test)時容易失敗。另外，鉭的不均勻性容易造成溝槽填充材料大部份是鉭而不是銅，由于鉭金屬導線的阻值將會大幅上升，抵銷原先銅導線所帶來的好處，其示意如圖4所示。

　　圖4 金屬導線制程發展藍圖

　　前文提到襯墊層必需具有低電阻率、良好的覆蓋均勻性、是銅的良好黏著層等重要特性，鉭在20奈米節點以下已無法符合制程的需求，找出新的材料已經刻不容緩。

　　鈷(Cobalt，Co)與釕(Ruthenium，Ru)是目前最被看好的候選材料。鈷是相當不錯的襯墊層，具有比鉭更低的電阻率，對銅而言是亦是不錯的黏著層，且在電鍍銅時具有連續性，不容易造成孔洞現象出現。但鈷襯墊層也有其不理想之處，主要是因為銅的腐蝕電位高于鈷，因此在銅、鈷的接觸面上，容易造成鈷的腐蝕，此現象稱為電流腐蝕(Galvanic Corrosion)，亦稱為伽凡尼腐蝕。

　　解決電流腐蝕的問題必須從化學機械研磨(Chemical Mechanical Polish，CMP)的與后清洗(Post CMP Clean)著手，使用特殊的化學原料改變銅與鈷之間的腐蝕電位，以降低或消除腐蝕現象。目前預估鈷襯墊層將可延伸到10奈米制程節點。

　　接著在7奈米，阻擋層與襯墊層的候選材料將有可能是釕，銅可以直接在釕上電鍍，并有效阻擋銅離子對介電層的擴散，如圖5所示。

　　不過，釕跟鈷在與銅接觸時，一樣都會有電流腐蝕問題，只是釕的情況與鈷恰巧相反，釕的腐蝕電位高于銅，因此銅金屬將會被腐蝕。另外，釕的硬度相當高，且化學性質穩定，不容易與其它化學成份反應，只有使用類似像過碘酸鉀(KIO4)這種強氧化劑(過去是使用雙氧水作為氧化劑)才可使其氧化，以提高研磨率(大約100～150A/min)。釕的物理與化學特性，為化學機械研磨制程帶來不小的挑戰，目前業界還在尋找適當的解決辦法。

　　需求規模恐不足先進制程面臨經濟因素考驗

　　臺積電是全球晶圓代工的龍頭，它的動向對于半導體產業發展都具有重大的影響力，每一季財務發表會的聲明皆為半導體產業發展的風向球，故分析其營收趨勢，可約略窺探與預測未來全球IC產業的發展，圖6為臺積電各制程節點的每季營收趨勢圖。

　　圖6臺積電各制程節點營收趨勢圖圖片來源：TSMC

　　由圖6可看出，目前主要營收貢獻來自28納米。過去40納米營收用了13季超越65納米，28納米因搭上了行動裝置的熱潮，只用了6季便超越40納米。先進制程如20/16奈米制程從推出至今已達7季，雖維持高檔，但仍未超越28納米。從營收的另一個角度觀察，價格乘上銷售數量等于營收，20/16納米制程的代工價格必定高于28納米制程，但營收卻未高過于28納米，可依此推論終端客戶對20/16納米制程的需求與投片量相較于28納米制程應該是低上不少。且在2016第一季時，20/16納米制程的營收較上季下滑，28納米制程卻較上季上升，再加上臺積電在法說會上提到28納米制程的產能利用率未來幾個季度依舊維持高檔，這些跡象顯示出終端客戶對先進制程需求的態度保守。

　　過去智慧型手機與平板電腦帶動半導體先進制程的發展與高成長，但現在行動通信裝置的熱潮已明顯消退，IC產業鏈相關廠商亦希望找出下一個殺手級應用，繼續帶動半導體產業發展。

　　目前業界一致認為，物聯網(Internet of Things，IoT)為最佳候選人之一。物聯網主要構架是將會使用大量微控制器(Micro Controller Unit，MCU)與微機電感測器(MEMS Sensor)，以及微型Wi-Fi芯片作為數十億計的「物」的控制與連接元件，這些「物」的信號將會傳送到背后數以千萬計，具有高運算能力的服務器進行大數據(Big Data)分析，以提供使用者及時且有用的信息。

　　由此可知，與「物」相關的芯片數量應該會相當驚人，但其所需的半導體制程技術應是成熟型甚至是28奈米制程即可應付;而最需要先進制程技術的服務器中央處理器芯片，相較于「物」的數量應會低上不少，對相關IC制造廠商的貢獻營收是否仍可繼續支撐制程開發與設備的投資，仍是未知數。市場給予IC制造廠商的壓力與挑戰，并不亞于前文所提到的制程挑戰。

　　技術挑戰時時存在產業生態轉變才是真考驗

　　隨著制程技術的演進，遇到的挑戰與困難只會多不會少，并且制程節點已進入到10奈米以下，快要接觸到物理極限，所以除了線寬微縮外，改變元件結構或是使用新的材料等選項，已是一條不可不走的路。

　　像前段制程的元件部份，除了線寬微縮的挑戰之外，其他如功耗的將低或是運算能力的增進，亦是等待解決的課題之一。FinFET將過去的平面式結構轉為立體式結構，增加對閘極的控制能力，未來更有可能轉為全包復式的閘極以降低漏電流。

　　另外，改變信道材料，由過去的硅改為SiGe或是III-V族等信道材料，為的都是增加電子或是電洞的遷移率。但晶圓制造業者要如何把異質材料整合至硅基板上，又兼顧可靠度，將是避無可避的挑戰。

　　后段金屬導線在材料上的選擇亦遇到阻擋層與襯墊層沉積的挑戰，間接導致電鍍銅的困難度增加，過去是使用氮化鉭/鉭作為阻擋層與襯墊層，但隨著金屬導線臨介尺寸的縮小，鉭/氮化鉭已漸漸地不符合制程的要求。鈷已在20奈米制程部份取代了鉭，作為襯墊層的主要材料，未來釕更會在7奈米制程繼續接棒。但因鈷、釕與銅電化學與材料的特性，增加了化學機械研磨與后清洗的挑戰。

　　回顧過去的歷史，技術上的難關總有辦法克服，但接下來半導體產業還要面臨經濟上的考驗。未來的制程節點發展難度將會越來越高，相對的，制程開發與設備的投資金額也將會越來越龐大，最終必定將會反應到晶圓的銷售價格上。

　　上一波行動裝置如智慧型手機與平板裝置的熱賣，帶起了28奈米制程營收的高峰，但未來先進制程可能不會有類似的機遇。在行動通信裝置的退燒，以及物聯網應用的普及帶動下，成熟型制程如微機電與28奈米將仍可持續發光發熱，但高成本的先進制程未來在市場的接受度上，仍有不少的質疑聲浪與挑戰，未來的發展有待持續觀察。