1月12日，臺積電對外公布財報，其2016年年營收創下歷史新高，達到299.57億美元。其中，先進工藝制程營收貢獻顯著。16/20納米制程去年第四季度出貨占比達到33%，28納米制程第四季度出貨占比達到24%。

先進制程顯然對吸引高利潤率業務極為關鍵，各家企業早在各個節點上展開時間競賽。如今，先進制程的戰役已在10納米開鑼，繼臺積電與聯發科共同推出10納米產品HelioX30后，三星也攜手高通在1月初的CES展上推出了高通驍龍835。下一步的爭奪戰即將指向7納米。

7納米是關鍵性制程節點

“7納米是很重要的節點，是生產工藝第一次轉向EUV的轉折點。三星和臺積電都宣布了將采用EUV（極紫外光微影）技術在7納米，而EUV是摩爾定律能夠進一步延續到5納米以下的關鍵。” Gartner（中國）研究總監盛陵海告訴《中國電子報》記者。

EUV光刻被認為肩負著縮小晶體管尺寸，延續摩爾定律的重任。與目前使用的193納米波長沉浸式光刻技術相比，EUV可以連續單次曝光，可以大大減少制造過程中的多重曝光步驟、光罩數量以及時間和成本。而如果沒有EUV，在7納米階段，僅光罩數量就有可能達到80層以上。因此早在2012年，英特爾、三星、臺積電就曾聯手為生產EUV設備的ASML募集了13.8億歐元的研發經費。

而從記者多方采訪的情況來看，工業界從業人士大多認同10納米是短節點或是過渡性節點。除尺寸實現縮小外，在性能提升上并沒有完全遵循摩爾定律，而7nm則將是長壽的重要節點。

盛陵海向記者指出，7nm與10nm相比，物理尺寸上縮小1.5～1.9倍，各家比例會有些細微差別，不過都可以在同樣面積中增加更多的晶體管，速度也應該有提高。

尤其是在7nm的下一個節點——5nm上，有太多的物理極限需要突破。在5nm工藝研發成功前，很有可能7nm將成為AP的主流工藝，跟16/14nm搭配在一起，提供給不同的客戶。

比利時微電子研究中心（IMEC）中國總經理丁輝文向《中國電子報》記者指出，7nm的重要性還體現在客戶需求上。由于蘋果、三星等智能手機更新換代節奏加快，這些大客戶們更快地轉向7nm，要求半導體制造企業也必須走向7nm。

臺積電7nm搶跑

在先進制程方面，玩得起的顯然只剩寥寥可數的那幾個大玩家。臺積電中國區負責人羅鎮球向記者指出，在7nm節點上，臺積電和英特爾、三星的競爭十分激烈，資金的投入都是以數十億美元計。而根據Gartner公布的數據，設計一顆7nm的SoC芯片大概需要2.71億美元，比一個28nm的平面器件成本高出9倍之多。

12日的法說會上，臺積電共同執行長劉德音正面回應了關于近期業界對臺積電7nm制程的傳言。他指出，臺積電先進制程的節點應該會比16nm約65%～70%的市占率高，在7nm上，臺積電現已有20個客戶正在洽談設計，預計全年將有15至20個客戶Tape-out（設計定案）。

按照此前的消息，臺積電應是于今年第一季度開始7nm風險試產，提供試產初期的CyberShuttle（晶圓光罩共乘服務），并于今年第二季度接受客戶的Tape-out。

若一切順利按照計劃進行，在7nm制程上臺積電顯然處于領跑位置。

從目前公開信息來看，按英特爾的“工藝-架構-優化”三步走計劃，英特爾的10nm制程預計在今年下半年實現產能提升，而7nm的計劃則要看2020年年中。有消息稱三星在2016年已經引進EUV設備，寄希望于2017年量產7nm制程。

格羅方德公開的7nm投產時間也是2018年。格羅方德首席技術官Gary Patton告訴記者，格羅方德正在集中研發資源攻向7nm制程，而10nm技術則將在做一小部分產品后轉換到7nm或者被直接跳過。

當然，也有從業者向記者指出，臺積電和三星等存在“偷換概念”的情況，它們的7nm其實約相當于英特爾的10nm。因為英特爾10nm的基本電晶體Gate Pitch（柵極間距）和Fin Pitch（鰭片間距）與臺積電、三星類似，只是有源區尺寸略大，但可用其他方式實現一致的性能。

EUV準備好了嗎？

盛陵海向記者分析，臺積電的策略是為了搶時間抓客戶，盡快先發展“普通”的7nm技術，用這個7nm和新開發的12nm（16nm的新升級）作為高低搭配。而三星由于代工業務規模和人力所限，只能集中做10nm和EUV的7nm，而EUV的難度高，所以略慢于臺積電。

“在7nmEUV的使用上，三星可能為了與臺積電進行差異化競爭，更加積極地采用EUV。”半導體行業專家莫大康告訴《中國電子報》記者。

目前，EUV已有相當的進步，但還處于試驗階段。業界普遍的認知是要到2018年才能投入使用，因為EUV尚有包括光刻膠、掩膜、reticlr等在內的許多問題沒有徹底解決。尤其是EUV目前的光刻速度還太慢，必須要多臺作業，而一臺EUV的成本是193的兩倍。

丁輝文向記者指出，設計公司應該已經等不及EUV技術成熟了。“在這個階段就已經要拿出7nm的Design rule和SPICE模型了，設計公司需要這些設計7nm的芯片。”丁輝文說。他表示，就目前的研發看，即使EUV出來，也不太可能代替所有193的步驟，那樣成本不占優。

記者從半導體從業者處了解到，目前的EUV基本上是配合多重曝光在7nm的Poly層用到，而到5nm的時候應該才會大量采用，因為進入到5nm節點時，成熟的EUV的成本效應應該更加顯著。

三星2016年就已花費1.78億美元從ASML采購EUV設備，臺積電則預計將從今年1月裝設ASML的EUV系統，部分用于生產7nm芯片。據猜測，臺積電應該做好了兩手打算，等到EUV真正成熟，如果被證明可以降低制造成本，再出一個EUV的工藝制程。