現代高級雷達系統受到多方面的挑戰，人們提出了額外的一些運行要求，包括需要支持多功能處理和動態模式調整。此外，頻率分配上的最新變化導致許多雷達系統的工作頻率非常接近通信基礎設施和其他頻譜要求極高的系統。未來的頻譜擁塞狀況預期會更嚴重，問題將惡化到雷達系統需要在運行時進行調整以適應環境和運行要求，這使得雷達系統需要向認知化和數字化發展。

更多數字信號處理的需求推動雷達信號鏈要盡早向數字化過渡，使得模數轉換器(ADC)更靠近天線，這進而又會帶來若干具挑戰性的系統層面難題。為了更深入地討論這個問題，圖1顯示了目前典型的X波段雷達系統的高層次概略圖。該系統通常使用兩個模擬混頻級。第一級將脈沖式雷達回波混頻至約1 GHz頻率，第二級混頻至100至200 MHz的中頻(IF)，以便能夠利用200 MSPS或更低的模數轉換器對信號進行12位或更高分辨率的采樣。

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在該架構中，頻率捷變和脈沖壓縮等功能可在模擬域中實現，這可能需要對信號處理進行一些更改和調整，但大體而言，系統功能受限于數字化速率。應當注意，即使以200 MSPS的數據速率進行采樣，雷達處理也能向前跨進一大步，但我們正在向新的階段突破，步子必須再邁大一點，實現全數字化雷達。

近年來，每秒千兆采樣(GSPS) ADC已將系統中的數字化點推進到第一混頻級之后，使得數字化轉變更接近天線。模擬帶寬超過1.5 GHz的GSPS轉換器已然能夠支持第一中頻的數字化，但在許多情況下，當前GSPS ADC的性能限制了這種解決方案的接受程度，因為器件的線性度和噪聲頻譜密度不滿足系統要求。

另外，高速ADC與數字信號處理平臺(通常是FPGA)之間的數據移動，直到最近還是以并行低壓差分信號(LVDS)接口為主要途徑。然而，使用LVDS數據總線從轉換器輸出數據會帶來一些技術難題，因為單條LVDS總線所需的工作速率將遠遠超過IEEE標準的最大速率以及FPGA的處理能力。為了解決這個問題，輸出數據需要解復用到兩條或(更一般地)四條LVDS總線，以便降低每條總線的數據速率。例如，采樣速率超過2 GSPS的10位ADC通常將需要對輸出進行4倍解復用，LVDS總線寬度將達40位。而許多雷達系統，尤其是相控陣，會采用多個GSPS ADC，如此多的通道需要布線和長度匹配，硬件開發很快就會變得無法管理，更不用說互連所需的FPGA引腳數量！

新型GSPS ADC不僅能克服現有挑戰，而且可進一步優化系統。為使數字化更接近天線，此類轉換器提供無與倫比的線性度和3 GHz以上的模擬帶寬，支持L波段和大部分S波段的欠采樣。這樣，在這些波段內就可以直接進行RF采樣，而無需混頻器級，器件數量和系統尺寸得以縮減。更高頻率的系統也能使用更高中頻，從而可以減少混頻級和濾波器的數量，并且由于能夠使用寬范圍的中頻，頻率規劃選項得以增加。

更高的線性度和更低的噪聲頻譜密度使此類新器件能夠用于下一代雷達系統。隨著頻譜密度提高，必須提供更高的動態范圍才能管理雷達回波頻率附近的阻塞或干擾信號。最新的GSPS ADC能夠提供75 dBc以上的SFDR，比最近十年面市的器件高出近20 dBc。與新近的通信基礎設施頻率分配相競爭時，這一跨越式進步顯得更加重要。

模擬帶寬、線性度和噪聲方面的改善可以被看作是器件制造商的下一步邏輯發展。不過，新型GSPS ADC的兩個新增特性可為系統設計師帶來更大的便利，有可能會提高這些器件在未來系統中的接受程度：
? JESD204B數據鏈路接口；
? 轉換器中嵌入的DSP功能，這對系統設計師非常有利，并且可以節省功耗。

若干高速ADC最近已引入JESD204B數據鏈路，但它對GSPS轉換器最有好處，因為LVDS接口已很難滿足系統需求。JESD204B是一種高速串行標準，支持利用更少數量的差分互連(FPGA引腳)實現高速ADC與FPGA或其他處理器之間的數據傳輸。它是一種開銷非常低的協議，基于8b10b編碼方案，支持高達12.5 Gbps的波特率。

下面以ADI公司的新型2.0 GSPS、12位轉換器AD9625為例來討論其優勢。該轉換器的輸出數據速率是24 Gbps。假設LVDS數據總線的最高速率是1 Gbps，并且忽略數據包裝問題，那么將需要24個LVDS對才能支持此接口，硬件布線時，所有對的PCB走線長度都需要匹配。若采用最大波特率為6.25 Gbps的JESD204B，則只需要6條JESD204B鏈路就能支持此轉換器的輸出。圖2清楚顯示了其優勢，AD9625與FPGA之間僅需布設8條JESD204B通道即可支持全數據速率2.0 GSPS。

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