如何測試堆棧芯片？

測試3D IC意味著透過單點存取堆棧中的每個裸晶。專用的TSV被用于傳輸芯片之間的測試訊號，而每個裸晶上都具有用于控制測試數據在堆棧內上下傳輸的硬件結構。為了實現這一點，我們需要一個標準架構支持來自多個供貨商的異質芯片。正在制定的IEEE P1838標準正是為此而設。需要指出的是，1838兼容的芯片在設計上并不是「即插即用」型，因為該標準只針對可測試設計（DFT）架構，而非封裝、機械和電氣互連屬性。

測試外部DRAM或堆棧內存

目前，3D和2.5D封裝常用于邏輯芯片上或邏輯芯片旁中介層上堆棧外部內存。內存通常是遵循標準協議的DRAM（但現在其它內存類型似乎也逐漸得到支持）。我們開發了一個測試接口，藉由通過其JEDEC標準功能接腳來存取外部Wide I/O DRAM。3D IC內存內建自測試包含了實體接口邏輯（PHY），并且位于邏輯芯片內，緊連著內存控制器，正好位于PHY及其關聯的外部內存（圖4）之前。

圖4：測試外部內存

在封裝中使用外部內存的優勢在于：可以出于成本或質量的考慮更換來自不同供貨商的內存（也稱為「第二來源」）。如果第二來源芯片遵循相同的標準，例如Wide I/O，那么它在3D封裝中也應該運行良好。內存腳位和操作必須在不同供貨商之間保持不變。當然，內存單元的內部實體布局可以有所變化。在這種情況下，即使實體布局未知，您依然可以在內存內建自測試期間使用偽隨機數數據（pseudo-random data）算法來檢測內存的鄰近模式敏感故障（NPSF）。您可以將新的算法加載軟可編程內存內建自測試控制器中，以備進行更具針對性測試的需求，而無需修改設計。

總而言之，在充份了解3D測試所面臨的挑戰后，更能掌握大多數3D IC測試所需的現成解決方案。重點在于：3D IC測試的基礎是極高質量的晶圓級測試。我們仍然需要邏輯模塊到邏輯模塊的測試解決方案，其主要挑戰是在使用各自的工作頻率下，如何同步裸晶之間的測試。IEEE P1838 標準完成后，將大幅解決這一問題。在3D或2.5D中測試內存，就像測試外部DRAM或Wide I/O內存一樣。