使用DRAM

　　而XBOX One SoC還揭示了更多的信息。無論您有多大的管芯高速緩存，都無法替代巨大的DRAM帶寬。SoC管芯包括四通道DDR3 DRAM控制器，為模塊中的8 GB DRAM提供了68 GBps峰值帶寬。

　　DRAM多通道的概念并不限于游戲系統。幾年前，數據包處理SoC就開始提供多個完全獨立的DRAM控制器。但是這種策略帶來了挑戰。存儲器優化會更加復雜，系統設計人員必須決定哪種數據結構映射哪一通道或者控制器。當然，還有可能要求自己的DRAM控制器完成某些高要求任務，在一些嵌入式應用中，這些控制器是非常寶貴的。而DRAM多通道會很快用完引腳，用盡I/O功耗預算。

　　即使在FPGA設計中，引腳數量也是一個問題，設計人員應能夠非常靈活的重新組織邏輯，選擇較大的封裝。Altera的高級系統開發套件（圖4）電路板主要用于原型開發，實現寬帶設計，應用領域包括HD視頻處理、7層數據包檢查，或者科學計算等，這是非常有用的套件。

　　圖4.Altera的高級系統開發套件極大的滿足了兩片大規模FPGA的存儲器需求。

　　Mark Hoopes是Altera廣播應用專家，解釋了電路板應提供很大的存儲器帶寬，不需要詳細的知道用戶在兩片大規模FPGA中實現的某些設計。因此，設計電路板時，Hoopes檢查了現有Altera視頻知識產權（IP）的存儲器使用模式，調研了外部設計團隊的需求。

　　結果讓人清醒。Hoopes說：“當您查看每一項功能時，看起來都需要存儲器。但是，當您把功能結合起來后，其需求非常大。在一個例子中，應用程序開發人員要求為每一片FPGA提供全256位寬DDR3接口以及四通道QDR II SRAM。即使是1932引腳封裝，這也無法實現。因此，設計人員最終采用了四個SRAM塊以及一個192位DDR3接口。

　　Hoopes指出了多個存儲器控制器對于SoC非常重要。他說，IP開發人員通常能夠熟練的在子系統級優化存儲器，甚至能夠提供他們自己經過優化的DRAM控制器。還可以讓一個DRAM通道專門用于子系統，讓其他IP模塊運行子系統設計人員的優化措施。

　　未來發展

　　在開發板上還有另一個有趣的模塊：每片FPGA連接了一個MoSys帶寬引擎。這一芯片含有72 MB的DRAM，組織成256塊來仿真SRAM時序，調整用于表存儲等局部訪問應用。非常獨特的是，芯片使用了一個高速串行接口，而不是常用的DDR或者QDR并行接口。Hoopes強調說：“接口是我們包含這些組成的一個原因。我們在FPGA中有未使用的收發器。”實際是，MoSys先使用了它們。

　　三種理念——我們都已經分別了解了，能夠融合來定義今后的存儲器體系結構。這些理念是大規模嵌入式存儲器陣列、使用了容錯協議的高速串行接口，以及會話存儲器。

　　MoSys芯片和IBM POWER8體系結構很好的體現了前兩種理念。CPU SoC通過第二個芯片與DRAM通信：Centaur存儲器緩沖。一個POWER8能夠連接8個Centaurs，每個都通過一個專用每秒9.6吉比特（Gbps）的串行通道進行連接。每個Centaur含有16 MB存儲器——用于高速緩存和調度緩沖，以及四個DDR4 DRAM接口，還有一個非常智能的控制器。IBM將Centaur芯片放在DRAM DIMM上，避免了在系統中跨過8個DDR4連接器。這樣，設計集中了大量的存儲器，最終明智的采用了快速串行鏈接，由重試協議進行保護。

　　另一熱點芯片實例來自MoSys，在大會上，他們介紹了其下一代Bandwidth Engine 2。根據所采用的模式，Bandwidth Engine 2通過16個15 Gbps的串行I/O通路連接處理子系統。芯片含有四個存儲器分區，每個包括64塊32K 72位字：在第一代，總共72 MB。很多塊通過智能的重新排序控制器以及大容量片內SRAM高速緩存，隱藏了每一比特單元的動態特性。

　　除了Centaur芯片所宣布的特性，Bandwidth Engine 2還在管芯上提供了會話功能。各種版本的芯片提供板上算術邏輯單元，因此，統計采集、計量，以及原子算法和索引操作等都可以在存儲器中進行，不需要將數據實際移出到外部串行鏈路上。內部算術邏輯單元（ALU）很顯然可以用于旗語和鏈接表應用。而其他的硬件使得芯片有些專用的特性。MoSys技術副總裁Michael Miller介紹了四種不同版本的Bandwidth Engine 2，它們具有不同的特性。

　　今后的篇章可能不是由CPU設計師撰寫的，而是取決于低成本商用DRAM供應商。Micron技術公司具體實現了混合立方存儲器（HMC）規范，開發原型，宣布了他們的接口合作伙伴。 HMC是一組DRAM塊，堆疊成邏輯管芯，通過一組高速串行通路連接系統的其他部分。 Micron并沒有公開討論邏輯管芯的功能，據推測，可能含有DRAM控制和緩沖，以仿真SRAM功能，還有可能包括專用會話功能。

　　邏輯嵌入在存儲器子系統中這一理念包括了很有趣的含義。能夠訪問大量的邏輯柵極和高速緩存的本地DRAM控制器實際上可以虛擬化去除劣化存儲器帶寬的所有DRAM芯片特性。IBM還在熱點芯片大會上介紹了zEC12大型機體系結構，它在硬盤驅動直至它所控制的DRAM DIMM上應用了RAID 5協議，實際上將DRAM塊用作多塊、并行冗余存儲器系統。相同的原理也可以用于將大塊NAND閃存集成到存儲器系統中，提供了RAID管理分層存儲，可以用作虛擬大容量SRAM。

　　毫無疑問對SoC的需求越來越大。因此，串行鏈路和本地存儲器，特別是本地智能化會完全改變我們怎樣思考存儲器體系結構。