在許多設計中，功耗已經變成一項關鍵的參數。在高性能設計中，超過臨界點溫度而產生的過多功耗會削弱可靠性。在芯片上表現為電壓下降，由于片上邏輯不再是理想電壓條件下運行的那樣，功耗甚至會影響時序。為了處理功耗問題，設計師必須貫穿整個芯片設計流程，建立功耗敏感的方法學來處理功率。

　　互連正在開始支配開關功耗，就像在前幾個工藝節點支配時序一樣。右圖表明了互連對總動態功耗的相對影響。今天，設計師有能力通過布線優化來減少功耗。

　　在物理設計階段，設計師也可以發現更多自動降耗的機會。在物理設計過程中自動降耗將是對設計流程早期以及邏輯綜合過程*耗減少的補充。

　　功耗是一個“機會均等”問題：從早期設計取舍到自動物理功耗優化，所有降低功耗的技術都彼此相互補充，并且需要作為每個現代設計流程中的一部分加以考慮。工程師在解決功耗問題的時候，可以把下面這些準則作為任何一種設計方法學的有機組成部分加以應用。歡迎轉載，本文來自電子發燒友網(http://www.1cnz.cn/)

　　應該理解功耗是與性能(時序)、功能以及你的設計成本一樣重要的設計參數。在做設計決策和權衡時把功耗因素考慮進去。流程早期明智的設計決策能帶來實質的功耗節省。然而，在設計過程的初始階段，自動減少功耗則比較困難。

　　采用高級設計技術來減少功耗，例如電壓/功率島劃分、模塊級時鐘門控、功率下降模式、高效存儲器配置和并行。能減少功耗的高級抽象技術包括動態電壓和頻率調整、存儲器子系統分區，電壓/功率島劃分以及軟件驅動睡眠模式等。

　　在RTL級和準RTL級精確估算功耗。了解對整體功耗有影響的設計因素和規范是設計師的任務，但是，高級功耗估算工具能夠為設計者提供他們作適當折衷時所需的信息，這對設計師來說很有幫助。

　　研究所有自動降低功耗的機會，在降耗的同時還不能影響時序或者增加面積。例如，在邏輯綜合階段，寄存器時鐘門控能夠被有效地使用，但是這樣做可能會對物理設計過程造成時序和信號完整性問題。一個替代的方法就是在物理設計階段實現時鐘門控，這一階段已經能得到精確的時序和信號完整性信息。

　　在物理設計階段通過優化互連來減少高功耗節點的電容，從而節省功耗。一旦互連電容被減少，驅動這些更低電容負載的邏輯門可以有更小的尺寸或者被優化來產生更低的功耗。使用多閾值電壓單元替代來減少泄漏功耗也能夠在物理級得到有效實現。

　　不應該等到快要出帶才開始擔心功耗問題。如果這樣，你可能會發現減少功耗的工作做得太少了，也太晚了。

　　忽視任何一種消耗功率的因素。例如，當你試圖減少開關功耗的時候，泄露功耗卻可能是更值得重視的部分。過多的峰值功耗可能在片內和片外都造成大的噪聲毛刺。

　　相信減少電源電壓或使用小幾何尺寸的工藝將解決功耗問題。更低的電源電壓減小了噪聲裕量，并且減慢了電路運行速度，這使得難以達到時序收斂，甚至難以滿足功能規格。在90納米及以下工藝，會呈現更大的漏電流。

　　指望一個“按鈕式”的低功耗解決方案或方法。必須在設計過程中的所有階段實現功耗管理——有時需要設計決策，有時更多的是自動化實現。歡迎轉載，本文來自電子發燒友網(http://www.1cnz.cn/)

　　認為具功耗敏感的設計和自動降耗是互斥的。如果在一個完整的功耗管理設計方法中將二者結合，這兩種技術將有效地幫助你克服功耗難題。