由于同步設(shè)計(jì)電路中所有的操作都需要時(shí)鐘控制來(lái)實(shí)現(xiàn)同步，而時(shí)鐘網(wǎng)絡(luò)在所有信號(hào)網(wǎng)絡(luò)中負(fù)載最大、走線最長(zhǎng)、要求最苛刻，因此時(shí)鐘樹綜合的質(zhì)量直接影響芯片的性能。時(shí)鐘樹綜合的目的在于控制時(shí)鐘傳播延遲、時(shí)鐘偏移和跳變時(shí)間。較大的時(shí)鐘延遲對(duì)解決電路的建立時(shí)間問(wèn)題不利，較大的時(shí)鐘偏移會(huì)增加寄存器鎖存不穩(wěn)定數(shù)據(jù)的幾率，而控制好跳變時(shí)間有利于優(yōu)化時(shí)鐘樹的功耗。本設(shè)計(jì)先采用在自動(dòng)CTS模式下，根據(jù)時(shí)鐘樹規(guī)格文件中的時(shí)序約束自動(dòng)決定級(jí)別數(shù)和緩沖器數(shù)，然后根據(jù)設(shè)計(jì)中的具體情況用手動(dòng)方式修改級(jí)別數(shù)、緩沖器類型以及所連接的寄存器，以達(dá)到盡可能好的效果。通過(guò)比較時(shí)鐘樹綜合報(bào)告文件可知，在自動(dòng)模式下，時(shí)鐘偏移為0.13 ns，通過(guò)手動(dòng)修改后時(shí)鐘偏移為0.078 ns，時(shí)鐘樹綜合結(jié)果顯示，如圖3所示。

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　　2.5布線

　　SOC Encounter在布線時(shí)分為兩個(gè)階段完成：預(yù)布線和詳細(xì)布線。預(yù)布線時(shí)布線工具把整個(gè)芯片劃分為多個(gè)較小的區(qū)域，布線器只是估算各個(gè)小區(qū)域的信號(hào)之間最短的連線長(zhǎng)度，并以此來(lái)計(jì)算連線延遲和每個(gè)區(qū)域的布線擁塞程度，這個(gè)階段并沒(méi)有生成真正的版圖連線。詳細(xì)布線時(shí)考慮信號(hào)完整性和時(shí)序驅(qū)動(dòng)，同時(shí)可修復(fù)天線效應(yīng)、串?dāng)_影響和設(shè)計(jì)規(guī)則違反。詳細(xì)布線工具尋找并修復(fù)短路和開路的線，同時(shí)完成布線后優(yōu)化。在詳細(xì)布線時(shí)，Routing Track定義，布圖規(guī)劃，setNanoRouteMode命令參數(shù)設(shè)置的沖突會(huì)引起線的開路。出現(xiàn)開路情況后使用verifyTracks命令可以診斷標(biāo)準(zhǔn)單元的線的開路問(wèn)題，能報(bào)告出在Blockage內(nèi)部引腳的距離太遠(yuǎn)，引腳未對(duì)齊，引腳在Stripes下面等問(wèn)題。通過(guò)對(duì)報(bào)告分析，了解原因后進(jìn)行布局調(diào)整直到解決問(wèn)題。

　　2.6 可制造性設(shè)計(jì)

　　可制造性設(shè)計(jì)包括消除天線效應(yīng)(NEC0.35CZ6H工藝不需要)、加Core填充單元(FILL1，F(xiàn)ILL2)、優(yōu)化接觸孔、加金屬填充滿足金屬密度要求。

　　默認(rèn)情況下是使用單孔進(jìn)行上下層之間的連接，在空間允許的情況下可使用雙孔或多孔進(jìn)行連接，使用雙孔或多孔的目的是減少過(guò)孔電阻、減少電遷移引起的失效，有利于時(shí)序收斂和提高良率。布線工具會(huì)利用：Multiple-cut Vias或Fat Vias替換掉信號(hào)過(guò)孔達(dá)到優(yōu)化過(guò)孔的目的。詳細(xì)布線時(shí)利用插入Multi-Cut Via或Fat Vias修復(fù)串?dāng)_。

　　版圖是由一行行等高Row組成，由于Row放置標(biāo)準(zhǔn)單元的利用率不可能達(dá)到100%，因此在Row中標(biāo)準(zhǔn)單元之間可能會(huì)有大小不等的間隙，這些間隙若不用填充單元進(jìn)行填充，則在物理驗(yàn)證工具進(jìn)行設(shè)計(jì)規(guī)則檢查時(shí)會(huì)產(chǎn)生大量DRC違規(guī)，解決辦法是加Core填充單元(FILL2，F(xiàn)IL-L1)。

　　根據(jù)CZ6H工藝中的金屬密度填充規(guī)則對(duì)所有金屬層加入考慮時(shí)序的金屬填充，這樣可盡量避免在時(shí)鐘和信號(hào)線周圍加入金屬填充，而更多的是加在電源和地線周圍。

　　2.7 驗(yàn)證

　　對(duì)執(zhí)行可制造設(shè)計(jì)后的版圖進(jìn)行連線驗(yàn)證和時(shí)序驗(yàn)證。連線驗(yàn)證包括：線是否連上(Verify Connectivity)、網(wǎng)格是否正確(Verify Geometry)、金屬密度是否達(dá)到20%等等，運(yùn)行后可以檢查報(bào)告文件，發(fā)現(xiàn)金屬填充后存在的線與線間距的違規(guī)，需要手工進(jìn)行調(diào)整。

　　時(shí)序驗(yàn)證產(chǎn)生報(bào)告來(lái)檢查建立時(shí)間、保持時(shí)間、最大電容和最大過(guò)渡時(shí)間是否滿足要求，本設(shè)計(jì)滿足要求。

　　2.8 功耗、電壓降和電遷移分析

　　對(duì)設(shè)計(jì)好的版圖進(jìn)行功率、電壓降和電遷移分析結(jié)果如圖4所示，從中可知使電源/地PAD數(shù)量、電源環(huán)、電源條的設(shè)計(jì)符合功耗、電壓降、電遷移要求。

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　　2.9 輸出

　　版圖設(shè)計(jì)完成后，要從版圖中提取進(jìn)行后端驗(yàn)證所需的信息，如用于形式驗(yàn)證、物理驗(yàn)證、靜態(tài)時(shí)序分析和后仿真的Verilog網(wǎng)表文件，用于物理驗(yàn)證工具進(jìn)行。DRC，LVS和LPE的經(jīng)過(guò)各單元GDS文件Merge后輸出的GDS文件。將產(chǎn)生的GDS文件導(dǎo)入Virtuoso Layout Editor工具加入Cover單元并在相應(yīng)的位置打上Labe1標(biāo)號(hào)，最終電子產(chǎn)品面板控制芯片的版圖，如圖5所示。

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　　3 結(jié)束語(yǔ)

　　對(duì)SoC Encounter輸出的版圖和網(wǎng)表，用Formality工具進(jìn)行形式驗(yàn)證，用Star-RCXT工具提取寄生參數(shù)后用PrimeTime工具進(jìn)行靜態(tài)時(shí)序分析，用物理驗(yàn)證工具Calibre進(jìn)行DRC和LVS，采用Modesim進(jìn)行流片之前的后仿真，本設(shè)計(jì)通過(guò)上述的所有驗(yàn)證，成功試制小規(guī)模樣片，利用搭建的測(cè)試臺(tái)對(duì)樣片進(jìn)行驗(yàn)證證明達(dá)到了設(shè)計(jì)的要求。