在加速復雜IC開發更容易的當下，益華電腦（Cadence Design Systems， Inc.）發布 Tempus 時序 Signoff解決方案（Timing Signoff Solution），這是嶄新的靜態時序分析與收斂工具，精心設計讓系統芯片（System-on-Chip，SoC）開發人員能夠加速時序收斂，讓芯片設計更快速地投入制造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法，讓客戶能夠縮短時序signoff收斂與分析，實現更快速的試產，同時創造良率更高、面積更小而且功耗更低的設計。

　　“在 Cadence益華電腦，我們的使命是幫助客戶建立絕佳、勝利的產品。”Cadence益華電腦總裁兼執行長陳立武表示：“在當今復雜SoC上達成設計收斂還要滿足上市時間要求，堪稱為一項艱巨的挑戰。我們開發了Tempus時序signoff分析，與客戶和生態系伙伴們并肩合作，克服這個挑戰。”

　　Tempus 導入的全新功能包括：市場上第一個大量普及的平行時序引擎，能夠延展以利用多達數百顆CPUs；平行架構讓Tempus能夠分析具備數百萬處理程序的設計，絕不犧牲精確度；全新的路徑式分析引擎，駕馭多重核心處理能力而提高良率。Tempus具備效能優勢，能夠比其他解決方案更廣泛地運用路徑式分析；多重模式、多重角落（MMMC）分析與具備實體意識的時序收斂，巧妙地運用多重執行緒與分散式時序分析。

　　Tempus先進功能可處理包含數百萬單元處理程序的設計，不會犧牲準確度。打從一開始便與客戶密切合作，證明了在以傳統流程需要耗費好幾個星期的設計上，Tempus號稱可在幾天的時間內達成時序收斂。

　　“現在，時序收斂與signoff所花的時間將近整個設計實現流程的40%。傳統signoff流程無法滿足復雜設計時序收斂日益緊迫的要求。” Cadence益華電腦研發副總裁Anirudh Devgan表示：“Tempus代表時序 signoff 工具創新與效能的一大進步，駕馭多重處理、嶄新建模技術與ECO功能，比傳統流程更快速地達成signoff。”

　　“我們非常樂見Cadence推出靜態時序分析（STA）領域的新功能。”德州儀器（Texas Instruments）處理器開發協理Sanjive Agarwala表示：“隨著我們轉移到更先進的制程，時序收斂會變得更困難。很高興看到Cadence勇于承擔這項挑戰，提供精心設計的全新技術，克服棘手的設計收斂問題。”

　　Tempus預計將于2013年第三季開始供貨。