數字IC介紹

　　IC就是半導體元件產品的統稱，IC按功能可分為：數字IC、模擬IC、微波IC及其他IC。

　　數字IC就是傳遞、加工、處理數字信號的IC，是近年來應用最廣、發展最快的IC品種，可分為通用數字IC和專用數字IC。

　　數字IC設計的工具

　　數字 IC設計過程中，EDA工具扮演了很重要的角色。IC設計向來就是EDA工具和人腦的結合。隨著IC不斷向高集成度、高速度、低功耗、高性能發展，沒有高可靠性的計算機輔助設計手段，完成設計是不可能的。

　　一、設計輸入（design input）

　　用vhdl或者是verilog語言來完成邏輯功能描述，生成hdl代碼

　　1、語言輸入工具：

　　SUMMIT VISUALHDL

　　MENTOR RENIOR

　　2、圖形輸入：

　　composer（cadence）;

　　viewlogic （viewdraw）

　　二、功能仿真（functional simulation）

　　將hdl代碼進行先前邏輯仿真，驗證功能描述是否正確

　　1、數字電路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL ： CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　三、邏輯綜合（synthesis tools）

　　邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真中所沒有考慮的門延遲（gates delay）反標到生成的門級網表中，返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。

　　綜合工具：

　　CADENCE Builtgates Envisia Ambit

　　SYNOPSYS Design Compile Behavial Compiler

　　四、靜態時序分析（static timming analyze）

　　Synopsys Prime Time

　　Power analysis WattSmith

　　五、layout生成和自動布局布線（auto plane&route）

　　將網表生成具體的電路版圖

　　layout工具：CADENCE Dracula， Diva

　　六、物理驗證（physical validate）和參數提取（LVS）

? ? ? ? ASIC設計中最有名、功能最強大的是cadence的DRECULA，可以一次完成版圖從DRC（設計規則檢查），ERC（電氣特性檢查）到LVS（寄生參數提取）的工序工具：

　　CADENCE： DRECULA

　　AVANTI ： STAR-RC

　　在驗證過程中出現的時序收斂，功耗，面積問題，應返回前端的代碼輸入進行重新修改，再仿真，再綜合，再驗證，一般都要反復好幾次才能最后送去foundry廠流片。