在現代電子系統中，數字化和集成化成為發展的必然趨勢，電子設計自動化（EDA）技術已經逐漸成為電子系統設計的主要方向和潮流，傳統的數字系統沒計方法已經逐漸被淘汰。作為電子工程師和系統設計人員學習、掌握相關知識和技術已勢在必行。EDA就是利用計算機設計電子電路和系統的軟件工具，極大地提高了電路設計的效率和可靠性。減輕了設計者的勞動強度。它的實現是與可編程邏輯器件CPLD/FPGA（ComplexPro—grammableLogicDevice/FieldProgrammableGateArray）技術的迅速發展息息相關的。這一類器件可以通過軟件編程對其硬件結構和工作方式進行重構，打破了軟硬件之間的屏障。美國Altera公司推出的發展較完善的MAX+Plush軟件就是用于開發CPLD的EDA軟件工具，它界面友好。易學易用并具無可比擬的靈活性和高效性。

1. MAX+Plusll軟件開發平臺介紹

設計CPLD時可以利用Altera公司提供的免費基本版MAX+PlusIll0。2軟件實現。

MAX+Plush軟件的設計流程分四步。即設計輸入、設計編譯、設計驗證和器件編程。

①設計輸入。MAX+Plush軟件的設計輸入的方法有多種，主要包括：

原理圖輸入方式：這種輸入方式多用于不太復雜的系統設計中，對于我們的頻率計設計就可以采用。因為用此方式不但方便也很直觀。

文本設計輸入方式：文本設計文件可以使用AHDL語言、VHDL語言、VerilogHDL語言。三種都是硬件描述語言，每種都有其各自的特點。

波形輸入方式：設計者根據建立的輸入，輸出波形生成邏輯關系，本設計將不使用這種輸入方式，但可以利用波形關系進行設計驗證。

②設計編譯。MAX+P1usII提供了一個全集成編譯器，編譯過程經歷網表提取，數據庫建立，邏輯綜合，資源分配，適配，時序仿真網表文件提取，裝配等環節。生成一系列標準文件，若在其中某個環節出現錯誤，編譯器會停止編譯，告訴你錯誤出現的位置及原因。

③設計驗征。MAX+Plush還有時序分析，功能仿真，輸入輸出波形分析等功能，以幫助驗證設計的正確性。

④器件編程。對設計文件編譯。仿真后，將設計的項目下載（或稱為配置）到所選器件上的過程。

2. 數字電路設計

PLD設計中，原理圖輸入比較直觀。效率高，但設計大規模CPLD時顯得很繁瑣。當進行大規模CPLD設計時通常選擇文本輸入方式。如前所述，文本輸入有AHDL、VHDL、VerilogHDL三種語言，我們選擇其中VHDL語言簡單介紹給大家。VHDL語言硬件描述能力很強。同樣是基于英語的一種編程語言。類似其他高級編程語言。只要有一定英語知識，就會很容易掌握并理解VHDL語言的描述。

（1）電路功能描述

利用VHDL語言設計一個簡單的數字電路。原理框圖如圖1所示，該電路用于計數電路之前的控制信號產生，功能要求是對外部電路產生送入的clk（8Hz）信號進行計數，輸出信號送入控制電路周期性地產生3個信號控制后級計數電路，這三個信號分別是：

①閘門信號CS，也稱計數控制信號：控制計數模塊的計數和?停止計數，計數控CS的高電平部分正好是1秒，CS的低電平部分是計數模塊停止計數時間。

②鎖存信號lock：當計數模塊在1秒時間計數結束后產生一個送數信號，即把計數信號送進鎖存器，高電平有效。

③清零信號clr：在每次計數模塊開始計數前，清除模塊內原先的計數值，使其為零，同樣是高電平有效。

圖l 電路原理框圖

（2）電路設計

利用MAX+PIusII軟件環境下建立VHDL語言輸入文件設計控制信號產生電路，輸入源程序如下：

①十進制計數電路

單元電路設計完成后，建立相應電路符號，在原理圖輸人方式下，將各單元電路符號按圖1所示電路原理框圖邏輯關系連接，通過保存、編譯，確認正確無誤后可以說完成了CPLD內部電路的設計。

邏輯功能仿真：創建波形編輯文件，保存為*.scf，得到仿真結果如圖2。

經過器件選擇，管腳鎖定，編程下載等工作即可將設計項目下載至芯片，完成數字電路功能。

圖2 電路的仿真結果

3. 結束語

顯然，比起用卡諾圖化簡再用相應集成片連線搭接電路。利用EDA技術設計數字電路更為靈活方便，設計周期也大大減小。本設計采用自頂向下的設計方法，從系統總體功能出發分解出相應基本邏輯模塊條理清晰，修改起來也更方便，可以說，EDA技術改變了傳統數字系統設計方法、設計過程和設計觀念，必將成為現代電子系統設計的核心。