十年間的差異

10年前，原理圖設計非常簡單，原理圖的錯誤檢查似乎也不需要太多的人力支出。 然而10多年過去了，我們的設計日趨復雜。設計中包含多個多引腳器件、以及大型電路板接插件的電路時，可能會有大量的風險隱患被帶入到制造流程。

對此，我們都知道其后果 — 返工。?

最近我與Altium公司，針對Valydate的原理圖完整性分析檢查相關的新技術，進行了一次促膝長談。在過去的幾年，設計師在原理圖設計過程所犯的錯誤，讓我們受益匪淺。這對我們、對設計師都大有裨益，因為這讓我們了解到，在原理圖設計過程中究竟會出現多少潛在錯誤，其中有多少錯誤能真正通過人工檢查發現。

從小處著手

Valydate公司有一段有趣的歷史。我們原本想要開發一款用于原理圖完整性分析的EDA工具，而那時并沒有足夠多的投資。這該如何解決呢？于是我們從小處入手，通過提供服務來提升技術，通過客戶的真實工程評估進行技術推廣。

這樣做是否有效？答案是肯定的。我們從客戶那兒獲取報告，發現設計師在原理圖檢查過程中一直犯的類似錯誤，這其中有些可能就是你所犯的。

在設計錯誤中尋找共同點

Valydate在2011年至2012年的兩年時間里，為數百份原理圖運行了驗證報告。我們將調查結果分成兩大類：

關鍵錯誤。這包括原理圖中出現的錯誤，如果置之不理，很有可能影響設計。

設計缺陷。雖然沒有關鍵錯誤那樣嚴重，但很有可能會導致元件功能缺失。

關鍵設計錯誤

我們對原理圖檢查中發現的關鍵設計錯誤的種類感到十分驚訝。高達21%的關鍵設計錯誤與電源缺失相關，18%與單點網絡多輸出相關。您在設計過程中是否也犯過這些錯誤？

設計缺陷錯誤

設計缺陷本身也反映出一些有趣的現象，潛在的設計缺陷遠遠多于關鍵錯誤。最常見的是哪些呢？驅動端voh低于接收端vih占了22％。這些情況您是否熟悉呢？

設計錯誤共性

我覺得最吸引人的是，在我們2年研究的尾聲階段，找出了設計錯誤之間的共性。這與設計師所犯的一次性錯誤不同。此次研究有數百個不同的原理圖，它們都有著相同的設計缺陷。

我并不認為這是設計師的錯。原理圖設計審核包含太多方面。每發布一次，錯誤都會接踵而來。總的來說，在原理圖審核過程中，涉及了太多的人為因素。您怎么知道是什么原因導致了設計缺陷？

實用的解決方案

在總結了2年的研究成果后，我們發現一個常見設計錯誤的共同趨勢——它們都涉及電源網絡、可編程器件和不適當的上拉/下拉電阻。除了原理圖分析工具，我們為設計師總結了8條設計時必須牢記的實用技巧，希望大家能夠避免一些或所有這方面的設計錯誤。

電源網絡解決方案

在設計原理圖時，確保每個所需的電路板電壓都有定義的電源網絡，并保持網絡名一致。如果網絡名稱不完全相同，可能會產生錯誤連接。

一定要檢查每個有源器件的電源引腳，確保連接的電源有正確的最小和最大電壓。

為原理圖上的接地網絡設置清單，確保每個接地網絡都有特定的接地源。?

養成如下習慣：確認每個使用元器件的原理圖符號包括用于原理圖設計階段進行人工審核的標簽，而且要確保并使用與器件數據手冊上相同的引腳定義。

可編程器件和電阻缺失的解決方案

如果您在設計中使用了可編程器件，請確保您的電路板網表與器件相連，且引腳定義準確。

驗證可編程引腳定義與電路板需要的定義并無沖突。混合引腳配置可能會導致錯誤，尤其當定義為輸出的FPGA被定義成輸入時。

設計過程中，盡早與FPGA團隊溝通，針對引腳名稱、方向、技術、上拉/下拉阻抗、電源電壓等方面，達成一致意見。

驗證設計中的所有開漏網絡，確保其至少有一個上拉/下拉電阻。

時間問題

最后，這歸結于您愿意投入多少時間進行原理圖審核。十多年前，只要人工審核即可，然而現在的原理圖太過復雜，我們無法面面俱到進行人工驗證。

我們真正需要的，是一套能夠運行所有審查的原理圖完整性分析工具，從而讓您騰出時間去處理更緊迫的事情。Valydate正在攻克這個難題，幾周之后，我們很高興與Altium Designer共同推出另一款全新擴展應用，它可以為您自動化原理圖審查過程。讓我們敬請期待！

Michael是一位卓越的商業領袖，這些年不斷推動建立客戶和雇員忠誠度，持續為公司帶來不斷增長的利潤和市場份額，同時對全球研發團隊進行指導。

供職于Valydate前，Michael曾在Nortel Networks、CoreSim和Fidus Systems等多家公司的擔任管理職位，包括業務拓展、銷售、運營，以及工程部門。正是在他的帶領下，Fidus Systems公司得以進軍硅谷。目前，Michael擔任Valydate公司的CEO，該公司于2010年由他參與創建。

Michael擁有卡爾頓大學計算機系統工程學士學位，以及渥太華大學工商管理行政碩士學位。他享有眾多榮譽和獎項，是OBJ 2009 Forty under Forty獎項得主。