如何區分VerilogHDL語言連續賦值與過程賦值方式

　　VerilogHDL（HDL：HardwareDescriptionLanguage）語言對于學習硬件的人員來說并不陌生，可以說是或多或少都學習過，且進行了代碼編寫，小編今天介紹一下關于VerilogHDL語言賦值方式的描述。

　　VerilogHDL是一種硬件描述語言，是以文本形式對數字系統硬件的結構和行為來進行描述，用這種語言可以表述邏輯電路圖與邏輯表達式，并且還可以表示數字邏輯系統所完成的邏輯功能。大家都知道硬件是計算機系統中各種元件組成的物理裝置，硬件的功能是輸入并存儲程序和數據，并做到就是執行程序把數據加工成可以利用的形式，在外觀上，這些CPU、內存、主板、硬盤驅動器、光盤驅動器及各種擴展卡等等，這些不也是服務器的組成器件，對于VerilogHDL語言的學習，可以促進硬件的發展，從而可以促進香港服務器的發展。

　　VerilogHDL語言在1990年初，是面向公有領域開放，在1992年，納入電氣電子工程師學會標準;目前VerilogHDL與VHDL是世界上最流行的兩種硬件描述語言，同時也成了IEEE標準。

　　VerilogHDL語言是以模塊為基礎的設計，因為描述復雜的硬件電路，設計人員總是將復雜的功能劃分為簡單的功能，這種模塊化的思想從而簡化復雜的工作，模塊是提供每個簡單功能的基本結構。并且設計人員可以采取“自頂向下”的思路，將復雜的功能模塊劃分為低層次的模塊，這樣是可以做到提高效率，降低成本。

　　在模塊當中，則包含關鍵字module與endmodule之內的，并且模塊實現也是相當于函數一樣，提供輸入與輸出端口，并且這模塊之間可以相互調用，另外這些模塊當中包含組合邏輯部分、過程時序部分等等。

　　現在描述在VerilogHDL語言編寫過程當中，對賦值方式的理解。

　　VerilogHDL語言當中，包含連續賦值、過程賦值以及過程性連續賦值這三種賦值方式。連續賦值：有以下幾個特點：（1）含有關鍵字“assign”來標識;（2）在賦值時，數據類型必須是wire線網型數據，是因為用于描述組合邏輯建模與線網數據;（3）不能出現過程塊語法關鍵字“initial/always”，如果含有，在仿真的時候也會報錯;（4）連續賦值語句執行時，賦值表達式當中信號變化都將立即被反映到賦值線網型數據的取值上。而過程賦值：（1）被賦值的數據類型必須是reg寄存器類型數據;（2）過程性連續主要是用來描述時序邏輯電路進行行為描述;（3）只有在過程賦值語句執行時，才能執行賦值操作，語句執行完后被賦值變量的取值不再受到賦值表達式的影響。而過程性連續賦值，只有assign-deassign與force-release這兩種過程性連續賦值。在實現過程中，能夠用連續賦值方式來實現的地方，盡量使用連續賦值;因為連續賦值方式和過程賦值方式相比：具有速度快、而且能節省資源（過程賦值實現是需要寄存器來輔助）。

　　現在利用VerilogHDL代碼來具體描述這種連續賦值與過程賦值區別;這段代碼是描述LED輕量級密碼算法實現有限域乘法模塊。

　　連續賦值實現代碼：

　　`timescale1ns/1ns

　　moduleFieldMutil（c，a，b）;

　　input［0:3］a，b;

　　output［0:3］c;

　　wire［0:3］s2，s1，s0;//定義為線網型變量

　　assigns2=（a［0］==1）？{a［1:2］，！a［3］，1‘b1}：{a［1:3］，1’b0};//使用assign進行賦值

　　assigns1=（s2［0］==1）？{s2［1:2］，！s2［3］，1‘b1}：{s2［1:3］，1’b0};

　　assigns0=（s1［0］==1）？{s1［1:2］，！s1［3］，1‘b1}：{s1［1:3］，1’b0};

　　assignc=（（b［3］==1）？a:0）^（（b［2］==1）？s2:0）^（（b［1］==1）？s1:0）^（（b［0］==1）？s0:0）;

　　endmodule

　　過程賦值實現代碼：

　　`timescale1ns/1ns

　　moduleFieldMutil（c，a，b，clk）;

　　inputclk;

　　input［3:0］a，b;

　　output［3:0］c;

　　reg［3:0］c;//定義為寄存器類型變量

　　regk;

　　always@（posedgeclk）begin//使用always關鍵字，來進行賦值，并且clk時鐘信號

　　c=0;

　　k=c［3］;

　　c=c《《1;

　　c={c［3:2］，c［1］^k，c［0］^k};//modf（z）

　　if（b［3］==1）c=c^a;//c=c*z+a;

　　if（b［2］==1）c=c^a;

　　if（b［1］==1）c=c^a;

　　if（b［0］==1）c=c^a;

　　end

　　endmodule

　　VerilogHDL語言連續賦值與過程賦值方式區分方法與理解運用已經給大家講清楚了。