總有人給摩爾定律判死刑，其實提高晶體管集成度的比賽遠未結束，不過困難確實在累積。先進工藝日益接近物理極限，需要考慮的參數就日益增多，寄生效應就日益嚴重，新工藝量產的風險與不確定性也就日益加大。具體來看，5納米工藝設計規則是28納米工藝的5倍，5納米工藝仿真任務量是28納米工藝100倍，版圖復雜度大幅增加。從系統角度來看，復雜度也是指數型上升：應用場景變多，架構變從同構向異構轉變，應用軟件的規模也大增。

　　在新思科技中國副總經理謝仲輝看來，當前芯片開發面臨的挑戰主要來自兩個方面，一個來自制造實現，另一個則來自設計和驗證階段，在時間條件約束下，這兩個挑戰難度就更大了?！肮に嚭烷_發都變得非常復雜，但進入市場的時間窗口并沒有大的變化，大家還是希望12到18個月能流片，或者說兩年時間芯片進入量產，在時間窗口不變的前提下，先進工藝開發問題邊復雜很多?！?/p>

　　EDA廠商在新工藝開發中的作用

　　在制造層面，可制造性與良率是新工藝最重要的指標?？芍圃煨耘c良率也不再只是晶圓廠來保證，EDA廠商、IP廠商以及最終使用新工藝的設計公司都要參與其中。謝仲輝說：“一定要有DTCO（設計工藝協同優化），設計和工藝之間要做共同優化，在前期還不成熟的時候，工藝就要和設計緊密結合，只要這樣才能確保單元庫、IP、后端設計與工藝產線的特性能夠緊密吻合，才能避免良率低或者芯片特性與設計不一致等問題?！?/p>

　　除了協同晶圓廠和設計公司做好DTCO， EDA公司在新工藝開發中的角色也越來越重要。在新工藝預研階段，材料特性研究是重點，因此需要對工藝配方建模仿真?！跋冗M工藝工序特別多，如果每道工序都用硅片去做實驗，耗財耗時，這就需要用建模的方法去設計實驗（即以仿真替代部分實際物料實驗）。”據謝仲輝介紹，利用新思科技的材料配方建模工具，可以降低實驗成本，快速確定材料配比。

　　在新工藝材料配方確定后，就進入試產階段，這時候晶圓廠需要利用合作廠商提供的存儲器、處理器等IP跑測試片，新思科技的IP團隊就會針對新工藝特性設計IP，以幫助晶圓廠完成試產階段的測試片流程。

　　同時，設計工具團隊也會在試產階段介入，根據新工藝特性對流程和設計規則快速迭代，以便新工藝開放時工程師就有趁手的工具。規則會越來越多，過孔要打多開，布線間距可以放多少，這些設計規則都要在新工藝試產階段就要定下來，有這些規則做基礎，開發者才能夠在工具上進行自動化設計。

　　“工藝工具和IP要差不多同時和晶圓廠新產線去配合做新工藝研發，設計工具稍晚，但也會在試產早期階段就會介入?！?/p>

　　并行開發（Shift Left）勢在必行

　　在制造實現上，工具廠商介入越來越深，在設計與驗證上，也需要“左移（Shift Left，時間軸上左移，即并行開發驗證）”。傳統開發方法各環節順序進行，先硬件后軟件，軟硬件之間的協同非常少，軟件開發需要等芯片RTL（硬件描述）代碼寫好以后再到FPGA上去進行，或者用舊款芯片開發，等新款芯片回來以后再做迭代開發，這樣軟件開發工作啟動晚，而通過軟件激勵發現硬件問題就會更晚，如果流片以后才發現，解決方法是要么芯片改版，要么用軟件做一個權變方案——通常意味著損失性能。而在系統越來越復雜的背景下，串行開發驗證的弊端越來越大，動輒集成數十億晶體管的先進工藝芯片，軟件開發工作異常復雜，已經到了開發方法不“左移”就無法在兩年內量產的地步。

　　開發左移的基礎是虛擬原型化。傳統的物理原型化是在FPGA上進行功能驗證，如前所述，這種開發流程需要等RTL代碼完成以后才能進行軟件開發，而虛擬原型化采用C等高級語言來建模，軟件無需等RTL代碼開發完成就可以在虛擬原型搭建的系統上進行開發。謝仲輝說：“這就是數字孿生的概念，物理世界里面的任何事物都可以用一個數字化模型來表征，而EDA廠商已經將芯片開發中用到的大部分模型建好，開發者根據產品的規格要求，利用新思科技等廠商提供的成熟模型，例如處理器與USB、PCIe等接口模型做定制化配置，再加上自己獨有的行為模型，就可以在原型化系統上進行軟件開發。”

　　用虛擬原型化取代FPGA原型化，并不意味著RTL驗證就不需要。在先進工藝開發中，RTL代碼完成后，通常會放入硬件仿真器去做全芯片系統的優化與驗證，要把性能與功耗等問題，盡可能在硬件仿真時發現。先進工藝芯片規模巨大，這就要求硬件仿真器速度要快，容量要大，就像新思科技的ZeBu等產品，能把所有信號都抓出來進行分析。

　　“這樣從抽象層到RTL層全面覆蓋，目標就是在流片前把場景驅動的軟硬件問題一并找出來并解決掉，這就是當前先進工藝開發方法學的大方向?！敝x仲輝總結，根據項目復雜度不同，采用新思提出的新開發方法學，可以把開發進度提前3到9個月不等，在大型SoC開發中節省3到9個月可能決定著一款產品在市場上是否能搶到時間窗口。

　　異構越來越普遍

　　立體封裝與異構集成是當前提高集成度的重要方法。進入FinFET時代，工藝每升級一代，仍然表現出功耗降低、性能提升、尺寸變小的趨勢，但與平面工藝相比，工藝升級帶來的紅利明顯降低，正如謝仲輝所說：“工藝尺寸變小讓開發者在面積上更有把握，但與過去（平面工藝）相比，現在工藝升級帶來的功耗降低與性能提升效果甚微，沒那么線性了?！?/p>

　　立體封裝（3D封裝）流行的另一個原因是集成電路不同模塊對工藝要求差異變大。處理器、大規模計算專用集成電路等需要用到7納米、5納米等先進工藝；而IO接口并不需要很先進的工藝，16納米就可以滿足；大容量存儲器是獨立工藝，并不是標準邏輯工藝。所以，處理器、IO和存儲器可以用不同工藝生產，最后用系統級封裝將三塊集成起來，形成一顆集成電路產品。

　　“它外面看起來是一顆芯片，里面是三個die（裸芯片）整合在一起，加一塊電路板封裝在一起，這是一種很精密的電路集成，不能再叫芯片，又回到‘集成電路’這個定義?！敝x仲輝解釋，3D封裝是目前做復雜異構的主流方式。

　　謝仲輝強調，在單顆裸芯片的內部也有異構，里面可能集成處理器、DSP、AI加速器、總線、緩存（Cache）等不同功能，軟件開發就會特別復雜，如果沒有良好的工具來做軟件與硬件之間的橋梁，硬件性能就不能得到很好的發揮。，

　　“立體封裝和異質集成需要兩類工具。一類跟實現相關，系統級封裝（即立體封裝）工具要考慮如何實現自動化加工，還要具有分析功耗、封裝特性和信號完整性的能力；一類是應用相關，即系統開發相關，怎么把軟件架構和硬件架構做到無縫連接，讓用戶看不到底層復雜的異構架構，即軟件界面要很整合、底層驅動要很智能、軟件和硬件的中間層開發環境要優化到位，用起來和單一架構一樣很自然，以最大限度提高開發效率，” 謝仲輝告訴探索科技（ID：techsugar）。

　　完備驗證方法在復雜SoC開發中的必要性

　　IP化開發是節約復雜SoC開發成本的關鍵方法，不過先進工藝IP也越來越貴。在謝仲輝看來，這主要由兩個原因導致，第一是使用先進工藝開發IP的成本在大幅增加，研發人力投入與工藝流片投入加劇，先進工藝流片費用非常貴，往往要幾百萬到上千萬美元；此外，先進工藝的客戶數量相對較少，這樣分攤到每家客戶頭上的費用也在增加。

　　不管是工藝本身的流片費用，還是IP使用費用，以及人力成本都在上升，尤其是驗證與系統實現上，需要比以往多得多的人力?！耙郧翱赡苤恍枰獪y10個場景，但現在需要測上萬個甚至10萬個場景，驗證工作量變大，驗證的難度或者說維度變大了?！敝x仲輝表示，手機處理器等SoC的人力配置上，芯片設計工程師與驗證工程師（含軟件工程師）的比例可能會達到1比10，“現在設計工程師與驗證工程師的比例，可以達到1:5到1:10的規模，SoC要有好的用戶體驗，大部分都與系統驗證的人相關，與跟軟件的人相關。”

　　采用7納米或5納米工藝的芯片，一顆產品從立項到量產通常需要數千萬美元，如果不引入最先進的方法學，項目風險就會大到難以承受。所以，在先進工藝節點上，新的開發方法學就成為必需，新方法學包括完備的驗證手段，以及虛擬原型化和硬件仿真等加速開發進度的工具?！巴陚涞尿炞C方法就像買保險，可以鎖定市場風險。做一個掩膜版的改變，時間至少增加3個月，又要多花幾百萬美元，而且可能錯過最佳市場時間窗口，幾千萬美元全部打水漂?！痹谥x仲輝看來，完備的驗證方法，對復雜SoC開發項目的風險控制，是非常必要的。

　　TechSugar 文︱王樹一